TOP-DOWN设计的主要阶段

1.1.1　TOP-DOWN设计的主要阶段

TOP-DOWN设计分为行为级描述、寄存器传输（RTL）级描述、逻辑综合和物理实现四个阶段，如图1.1所示。

第一阶段是行为级描述。行为级描述实质上是对整个系统的数学模型的描述。在行为级描述阶段，并不考虑实际的操作和算法用什么方法实现，考虑更多的是采用什么样的系统框架使设计达到系统设计规划书（设计目的）的要求。在这一阶段，典型描述方法是有限状态机、控制流图、数据流图和控制数据流图。

第二阶段是寄存器传输（RTL）级描述。RTL描述也被称为数据流级描述，顾名思义，在这一阶段要考虑具体的功能模块中从输入端到输出端的数据运算通路，数据的运算通路的最基本的设计单元是寄存器、计数器、多路选择器、算术逻辑单元（ALU）等。要想通过综合工具得到硬件的具体实现，必须将抽象程度很高的行为级描述的VHDL程序改写为RTL级描述的VHDL程序。

图1.1　TOP-DOWN设计层次

在完成编写RTL方式描述的VHDL源程序以后，再用仿真工具软件对程序进行仿真。如果这一步的仿真通过了，那么就可以利用逻辑综合工具软件进行综合了。

第三阶段是逻辑综合。逻辑综合这一阶段是利用逻辑综合工具软件，将高层次的与工艺无关的RTL方式描述的HDL源程序转换成低层次的与特定工艺相关的用基本逻辑元件表示的文件（门级网表）。在逻辑门设计时，电路的基本单元通常是与门、或门、异或门、倒相器、D触发器、锁存器等逻辑单元。如果需要，可以将逻辑综合的结果以原理图方式输出。为了分析整个设计的性能，需要使用仿真工具软件、时序分析工具完成门级仿真和时序验证。

第四阶段为物理实现。物理实现分为FPGA/CPLD和ASIC两种。FPGA/CPLD物理实现在元件库文件支持下，ASIC物理实现在工艺库文件支持下，利用EDA工具，将门级网表作为输入，进行自动布局布线最终生成FPGA/CPLD的目标文件或ASIC的版图文件。接下来，还需对布局布线后的结果进行寄生参数提取和后仿真，以便验证布局布线后，寄生参数（寄生电阻、电容等）的存在对所设计电路功能的影响。如果前仿真和后仿真结果一致，则由FPGA/CPLD目标文件下载到FPGA/CPLD得到设计结果；或由ASIC的版图（GDS-II）文件送交制版，由代工厂（Foundry）利用光刻掩膜版对硅片进行一系列加工得到设计结果。如果由于寄生效应使后仿真与前仿真不一致，则必须对前端设计进行必要的修改，然后重新进行后仿真，直到前仿真和后仿真结果一致。