【摘要】：FPGA/CPLD的内部逻辑测试是为了保证设计的正确性和可靠性。有的FPGA/CPLD产品采取软硬结合的方法，在FPGA/CPLD器件内部嵌入某种逻辑，再与EDA软件相配合，可变成嵌入式逻辑分析仪，帮助设计人员完成测试。在内部逻辑测试时，应注意测试的覆盖率，对于小型逻辑电路，逻辑测试的覆盖率可以很高，甚至达到100%。
2．6．1 内部逻辑测试
FPGA/CPLD的内部逻辑测试是为了保证设计的正确性和可靠性。由于设计时总有可能考虑不周，在设计完成后，必须经过测试，而为了对复杂逻辑进行测试，在设计时就必须考虑用于测试的逻辑电路，即进行可测性设计(Design For Test，DFT)，在设计完成后用来测试关键逻辑。
可测性设计可以通过硬件电路来实现，如ASIC设计中的扫描寄存器，测试时可把ASIC中关键逻辑部分用测试扫描寄存器来代替，从而对其逻辑的正确性进行分析。而FPGA/CPLD中采用这种方式，有其特殊性，也即如何在可编程逻辑中设置这些扫描寄存器。
有的FPGA/CPLD产品采取软硬结合的方法，在FPGA/CPLD器件内部嵌入某种逻辑，再与EDA软件相配合，可变成嵌入式逻辑分析仪，帮助设计人员完成测试。当然，设计人员也可自己利用FPGA/CPLD设计测试逻辑，也即用软件方式来完成测试逻辑的设计，但这需要有经验，也很费时。
在内部逻辑测试时，应注意测试的覆盖率，对于小型逻辑电路，逻辑测试的覆盖率可以很高，甚至达到100%。覆盖率越高越好，当不能保证必要的覆盖率时，就需要必须采用其他更有效的方法来解决。
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