公司系列简介

2．3．2　Altera公司MAX系列CPLD简介

Altera公司的MAX系列器件是以多阵列结构为基础的一种复杂可编程逻辑器件，MAX系列器件具有较高的集成度和工作频率。MAX系列器件中的MAX7000S系列芯片支持在系统编程，应用较为广泛，它主要包括逻辑阵列块LAB(Logic Array Block)、宏单元(Macrocells)、扩展乘积项EPT(Extended Product Term)、可编程连线阵列PIA(Programmable Interconnect Array)和I/O控制块，MAX7128S的内部结构如图2．11所示。

图2．11　MAX7128S内部结构图

1)逻辑阵列块

一个LAB由16个宏单元的阵列组成。MAX系列CPLD的内部结构主要是由若干个通过PIA互连的逻辑阵列块LAB组成，LAB不仅通过PIA互连，而且还通过PIA和全局总线连接起来，全局总线又和PLD的所有专用输入引脚、I/O引脚及宏单元馈入信号相连，这样，LAB就和输入信号、I/O引脚及反馈信号连接在一起。对于每个LAB有下列输入信号:

(1)来自通用逻辑输入的PIA的36个信号;

(2)用于寄存器辅助功能的全局控制信号;

(3)从I/O引脚到寄存器的直接输入通道。

2)宏单元

宏单元是MAX7000S系列器件的具体逻辑单元，由逻辑阵列、乘积项选择矩阵和可编程寄存器三部分组成，MAX7128S的宏单元如图2．12所示。

图2．12　MAX7128S宏单元结构图

逻辑阵列用于实现组合逻辑，为宏单元提供5个乘积项。每个宏单元中有一组共享扩展乘积项，经非门后反馈到逻辑阵列中;还有一组并行扩展乘积项，从邻近宏单元输入。

乘积项选择矩阵把逻辑阵列提供的乘积项有选择地提供给“或门”和“异或门”作为输入，实现组合逻辑函数;或作为可编程寄存器的辅助输入，用于清0、置位、时钟、时钟使能控制。

可编程寄存器用于实现时序逻辑，可配置为带可编程时钟的D、T、JK、RS触发器，或将寄存器定为旁路，以实现组合逻辑函数。每个可编程的触发器可以按3种不同方式实现时种控制:

(1)全局时钟模式。全局时钟输入直接和寄存器的CLK端相连，实现最快的输出。

(2)全局时钟带高电平有效时钟使能信号模式。这种模式提供每个触发器的时钟使能信号，由于仍使用全局时钟，输出速度较快。

(3)乘积项时钟模式。在这种模式下，时钟来自I/O引脚或隐埋的宏单元，输出速度较慢。

每个寄存器也支持异步清0和异步置位功能。乘积项选择矩阵分配，并控制这些操作。虽然乘积项驱动寄存器的置位和复位信号是高电平有效，但在逻辑阵列中将信号取反可得到低电平有效的效果，此外，每一个触发器的复位功能可以由低电平有效的、专用的全局复位引线引脚GCLRn信号来驱动。

3)扩展乘积项

尽管大多数逻辑函数能够用每个宏单元中的5个乘积项实现，但某些逻辑函数更为复杂，需要附加乘积项。可以利用其他宏单元以提供所需的逻辑资源，对于MAX7000S中系列，可以利用其结构中具有的共享和并联扩展乘积项。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源实现尽可能快的工作速度。

(1)共享扩展项

每个LAB有16个共享扩展乘积项，共享扩展项由每个宏单元提供一个单独的乘积项，经非门后反馈到逻辑阵列中，LAB的宏单元都能共享这些乘积项。但采用共享扩展乘积项后有附加延时。图2．13表示出共享扩展项是如何实现多个宏单元之间的连接，并给出了含有两个宏单元的乘积项逻辑。通过对逻辑项选择矩阵的编程，借助反相器可实现不同宏单元之间的级联。这就为实现更复杂的逻辑函数建立了电路结构基础。

图2．13　共享扩展项

(2)并联扩展项

并行扩展乘积项是宏单元中一些没有使用的乘积项被分配到邻近的宏单元。使用并行扩展乘积项后，允许最多20个乘积项送宏单元的“或门”，其中5个乘积项是宏单元本身提供的，15个并联扩展项是由逻辑阵列块LAB中邻近宏单元提供的。

每个逻辑阵列块LAB中有两组宏单元，每组含有8个宏单元(例如:一组为1～8;另一组为9～16)。在LAB中形成2个出借或借用并联扩展项的链。一个宏单元可以从较小编号的宏单元中借用并联扩展项，例如，宏单元8能够从宏单元7，或从宏单元7和6，或从宏单元7、6 和5中借用并联扩展项。在8个宏单元的一个组内，最小编号的宏单元仅能出借并联扩展项，而最大编号的宏单元仅能借用并联扩展项。图2．14给出了从邻近单元借用和出借并联扩展乘积项信号的情况。

图2．14　并联扩展项

4)可编程连线阵列

可编程连线阵列PIA的作用是在各逻辑单元之间以及逻辑宏单元和I/O单元之间提供互连网络。各逻辑宏单元通过可编程连线阵列接收来自专用输入或输出端的信号，并将宏单元的信号反馈到需要到达的I/O单元或其他宏单元。图2．15给出了PIA的信号连接到LAB的方法。EEPROM单元控制二输入“与”门的一个输入端，通过对EEPROM单元的编程来选通驱动逻辑阵列块LAB的可编程连线阵列PIA信号。CPLD的PIA布线具有可累加的延时，这使得CPLD的内部延时是可预测的，从而带来较好的时序性能。

图2．15　PIA与LAB连接方式

5)I/O控制块

I/O控制块把每个引脚单独配置成所需工作方式，包括:输入、输出和双向三种工作方式。所有I/O引脚都有一个三态输出缓冲器，它由全局输出使能信号中的一个信号控制，或者把使能端直接连到(GND)，或电源(V_CC)上。

当三态缓冲器的控制端接GND时，其输出为高阻态，I/O引脚可作为专用输入引脚使用;当三态缓冲器的控制端接VCC时，输出被使能，I/O引脚可作为专用输出引脚使用;当三态缓冲器的控制端接全局输出使能信号时，通过高低电平的控制，可实现输入输出双向工作方式。图2．16给出了EPM7128S器件的I/O控制块，它共有6个全局输出使能信号。这6个使能信号由下述信号驱动:两个输出使能信号、一个I/O引脚的子集或一个I/O宏单元的子集，并且也可以是这些信号取反后的信号。

图2．16　EPM7128S器件的I/O控制块