五、常用集成电路及相关知识
（一）逻辑门电路
实现基本和常用逻辑运算的电子电路，叫逻辑门电路。逻辑门电路主要包含基本和组合逻辑门电路两大电路，下面以两大门电路为基础进行介绍。
1.基本逻辑门
基本的逻辑门电路按其逻辑关系可以分为与门逻辑电路、或门逻辑电路、非门逻辑电路。
（1）与门逻辑电路
①与逻辑关系，只有当决定某一事件的全部条件都具备之后，该事件才发生，否则就不发生的一种因果关系。
②与逻辑电路的符号与等效电路，如图2－4所示为2输入与逻辑门电路的符号及等效电路。
图2－4 与门符号及等效电路
③逻辑表达式与真值表。
以二输入端与门电路为例，其逻辑表达式Y＝AB，其真值表如表2－5。
表2－5 二输入端与门逻辑真值表
图2－5 CD4081引脚分布图
④常见的与门电路（主要以CMOS管为主），有4个二输入与门电路CD4081、3个三输入与门电路CD4073等，双四输入端与门电路CD4082，主要介绍一下CD4081。
⑤4个二输入与门电路（CD4081）：A.CD4081内部集成了4个二输入与门电路，这四个与门相互独立，其管脚分布图如图2－5所示。B.真值表，CD4081的真值表，如表2－5所示。
（2）或逻辑电路
①或逻辑关系是指在决定某事件的诸条件中，只要有一个或一个以上的条件具备，该事件就会发生；当所有条件都不具备时，该事件才不发生的一种因果关系。
②或逻辑电路的符号与等效电路
如图2－6所示为二输入或逻辑门电路的符号及等效电路。
图2－6 或门符号与等效电路
表2－6 或逻辑电路真值表
③或逻辑表达式与真值表，以二输入端或门电路为例，其逻辑表达式Y＝A＋B，其真值表如表2－5所示。
图2－7 CD4071引脚分布图
④常见的或门电路（主要以CMOS管为主），有4个二输入或门电路CD4071、3个三输入与门电路CD4075、双4输入端或门电路CD4072等，主要介绍一下CD4071。
⑤4个二输入或门电路（CD4071）包括：A.CD4071内部集成了4个二输入或门电路，这4个与门相互独立，其管脚分布图如图2－7所示。B.真值表，CD4071的真值表如表2－6所示。
（3）非逻辑门电路
①非逻辑关系，指输出信号与输入信号存在着相反的关系，级输入为高电平，输出为低电平；输入为低电平，输出为高电平，又叫反相器。
②非逻辑门电路的符号与等效电路，如图2－8所示为非逻辑门电路的符号及等效电路。
图2－8 非门符号及等效电路
表2－7 非门电路真值表
③逻辑表达式与真值表。对其逻辑表达式Y＝A，其真值表如表2－7所示。
④六反相器CD4069：A.①CD4069内部集成了六个非门电路，六个非门电路相互独立，其管脚分布图如图2－9所示。B.真值表，CD4069的真值表，如表2－7所示。
图2－9 CD4069引脚分布图
2.组合逻辑门电路
组合逻辑电路是由与门、非门、或门三个基本逻辑门组合而成，一般有与非门、或非门、异或门、同或门等组合电路。
（1）与非门
①与非门由与门后接一个非门构成，其构成图与符号如图2－10所示。
②逻辑表达式与真值表，以二输入端与非门为例，与非门的逻辑表达式为Y＝AB，其真值表如表2－8所示。
表2－8 与非门真值表
图2－10 与非门组成图与符号
③常见与非门集成电路。与非门集成电路比较的多，有4个二输入与非门CD4011、八输入与非门CD4068、2个四输入与非门CD4012、3个三输入与非门CD4023等，主要介绍CD4011。
④4个二输入与非门CD4011。A.①CD4011内部有四个相互独立的2输入与非门，其引线分布图如图2－11所示。B.其真值表，如表2－7所示。
图2－11 CD4011引脚分布图
⑤门电路组成的多谐振荡器是一种自激振荡器电路，该电路在接通电源后无需外接触发信号就能产生一定频率和幅值的矩形脉冲或方波。由于矩形脉冲中含有丰富的高次谐波，故称为多谐振荡器。A.多谐振荡器构成形式。门电路一般会用非门和或非门组成多谐振荡器，如图2－12是用非门构成多谐振荡器，图2－13是用与非门构成的多谐振荡器。多谐振荡器的两个暂稳态的转换过程是通过电容C充、放电作用来实现的，其震荡周期均是T≈2.2RC，f＝1/T，有时为了改变振荡周期，会把R改成可调电阻，通过改变R的大小来改变周期。B.多谐振荡器构解析。图2－13是一种最简型多谐振荡器，当电源电压波动时，会使振荡频率不稳定，在Vth≠VDD/2时，影响尤为严重。一般可在该图中增加一个补偿电阻，如图2－13所示。RS可减小电源电压变化对振荡频率影响。当Vth＝VDD/2时，取RS＞＞R（一般取RS＝10）。C.可控多谐振荡器。很多时候在电路中的门电路组成的谐振荡器，会通过电平来控制其工作状况。如图2－14和图2－15所示，为两种可控谐振荡器。图2－14是用非门组成的多谐振荡器控制电路，当控制电平为高电平加至A点时，二极管截止，B点为高电平，多谐振荡器起谐振，输出矩形波；当控制电平为低电平加至A点时，二极管导通，B点被钳为低电平，多谐振荡器停止振荡。图2－15是用与非门组成的可控振荡器，在门F1的一个输入端C点接一个控制电平，组成可控振荡器。当控制电平为“1”时，振荡器工作，输出矩形波；当控制信号电平为“0”时，振荡器停振，输出停留在低电平状态即无振荡信号输出。
图2－12 非门组成的多谐振荡器
图2－13 与非门组成的多谐振荡器
图2－14 非门组成的多谐振荡器控制电路
图2－15 与非门组成的多谐振荡器控制电路
（2）或非门
①或非门组成与符号，或非门由或门后接一个非门构成，其构成图与符号如图2－16所示。
②逻辑表达式与真值表，以二输入端与非门为例，与非门的逻辑表达式为Y＝A＋B，其真值表如表2－9。
表2－9 或非门真值表
逻辑函数：
图2－16 或非门组成图与
图2－17 CD4001引脚分布图
③常见或非门集成电路。或非门集成电路比较的多，有4个二输入或非门CD4001、八输入或非门CD4078、2个四输入与非门CD4002等，主要介绍CD4001。
④四2输入或非门CD4001。A.CD4001内部有四个相互独立的二输入或非门，其引线分布图如图2－17所示。B.其真值表，如表2－9所示。
（3）异或门
①异或门组成与符号。异或门由两个非门后接两个与门和一个或门构成，其构成图与符号如图2－18所示。
②逻辑表达式与真值表。以二输入端与非门为例，与非门的逻辑表达式Y＝AB＋AB，其真值表如表2－10所示。
表2－10 异或门真值表
图2－18 异或门符号及组成图
图2－1 CD4030引脚分布图
③四2输入异或门CD4030。A.CD4030内部有四个相互独立的二输入异或门，其引线分布图如图2－19所示。B.其真值表，如表2－9所示。此外与CD4070也是四异或门，与CD4030相同。
（4）同或门
①同或门组成与符号。同或门由两个非门后接两个与门、一个或门及一个非门构成，其构成图与符号如图2－20所示。
②逻辑表达式与真值表。以二输入端与非门为例，与非门的逻辑表达式Y＝AB＋AB，其真值表如表2－11所示。
表2－11 同或门真值表
图2－20 同或门组成电路和符号
（二）触发器
触发器是一种可以存储电路状态，广泛应用于运算器、计数器、存储器等。它的输出有两个稳定状态（0、1）。触发器在某一时刻的输出不仅和当时的输入状态有关，而且与在此之前的电路状态有关，即当输入信号消失后，触发器的状态被记忆，直到再输入信号后，它的状态才可能变化。触发器的种类比较的多，按逻辑功能分类，大致可以分JK触发器、RS触发器、T触发器、D触发器，下面介绍一下常见的触发器。
1.RS触发器
（1）RS触发器的组成
RS触发器是由两个与非门交叉组成，其组成图及符号如图2－21所示。
表2－12 同或门真值表
图2－21 RS触发器连接图与符号
（2）逻辑功能
①真值表，RS触发器的逻辑功能，就不多讲，参见表2－12其功能真值表。②置0与置1端规定。通常把RD端加负脉冲时，触发器由1态变为0态，叫做触发器置0，相应的
RD端叫置0端。通常把SD端加负脉冲是触发器由0态变为1态，叫做触发器置1，相应的SD定端叫置1。
（3）时钟控制同步RS触发器
①时钟控制同步RS触发器构成。同步RS触发器像是在基本RS上加了两道门（与非门）构成，如图2－22所示为其逻辑连接图与逻辑符号。
②时钟控制同步RS触发器工作原理及真值表。同步RS触发器像是在基本RS上加了两道门（与非门），该门的开与关受时钟脉冲的控制。同步RS触发器在无时钟脉冲到来时不工作，在有时钟脉冲到来时，其逻辑功能与基本RS触发器相同，有置“0”、“1”和保持功能。例如：RS触发器的初态为0，当时钟脉冲CP＝0时，触发器不受R和S信号控制，保持原状态不变。只有在CP＝1的时，R和S信号才对触发器起作用，其真值表如2－13所示。
表2－13 同或门真值表
图2－22 钟控RS触发器连接图与符号
图2－23 CD4043引脚分布图
（4）RS触发器CD4043
①CD4043是一块四三态R－S锁存触发器，其管脚分布图如2－23所示。
②其管脚功能：Q1～Q4：数据输出端；R1～R4：复位输入端；S1～S4：置数输入端；EN：允许输出控制端，当EN为逻辑1或高电平时，Q端输出内部锁存器的状态；当EN逻辑0或低电平时，Q端呈高阻抗状态。
③真值表如表2－14所示。
表2－14 CD4043真值表
图2－24 JK触发器连接与符号图
2.JK触发器
（1）JK触发器的组成
JK触发器的组成与符号，如图2－24所示。
图2－25 CD4027引脚分布图
（2）真值表
JK触发器的触发真值表。如表2－15所示。
（3）JK触发器CD4027
①CD4027是一块双JK触发器，其管脚分布如图2－25所示。
②CD4027的真值表如表2－15所示。
表2－15 JK触发器真值表
续表：
3.D触发器
（1）D触发器的组成
D触发器的组成与符号，如图2－26所示。
（2）真值表
D触发器的真值表如表2－16所示。
（3）双D触发器CD4013
①CD4013是一块双D触发器集成电路，其管脚分布如图2－27所示。
表2－16 D触发器真值表
图2－26 D触发器逻辑与符号图
图2－27 CD4013引脚分布图
②CD4013真值表，如表2－16所示。另外CD4508是一块双4D触发器，CD40174是一块六上升D触发器，与CD4013的逻辑功能相同，就不多作解析。
4.施密特触发器
（1）施密特触发器定义
施密特触发器是具有滞后特性的数字传输门。施密特触发器是一种特殊的门电路，与普通的门电路不同，施密特触发器有两个阈值电压，分别称为正向阈值电压和负向阈值电压。在输入信号从低电平上升到高电平的过程中使电路状态发生变化的输入电压称为正向阈值电压，在输入信号从高电平下降到低电平的过程中使电路状态发生变化的输入电压称为负向阈值电压。正向阈值电压与负向阈值电压之差称为回差电压。
（2）施密特触发器应用
①波形变换，可将三角波、正弦波等变成矩形波。
②脉冲波的整形。数字系统中，矩形脉冲在传输中经常发生波形畸变，出现上升沿和下降沿不理想的情况，用施密特触发器整形后，可获得较理想的矩形脉冲。
③脉冲鉴幅。当幅度不同和不规则的脉冲信号时加到施密特触发器的输入端时，能选择幅度大于预设值的脉冲信号进行输出。
（3）常见施密特触发器
CD4093为4个二输入与非门施密特触发器，CD40106为六反相施密特触发器。其管脚分布图，分别如图2－28、2－29所示。
图2－28 CD4093引脚分布图
图2－29 CD40106引脚分布图
（三）时基、振荡分频电路
1.555时基集成电路
（1）555电路的封装与引脚排列
一般555电路的封装外形图一般有两种，一种是8脚双列直插式封装，如图2－30（a）所示；另一种是做成8脚圆形T0－99型，如图2－30（b）所示。双时基集成电路556，内含两个相同的时基电路，其进口与国产的引脚分布图如图2－31所示。
图2－30 555电路的封装外形图
图2－31 双时基556的引脚分布图
（2）555电路的分类
555时基集成电路的双极性TTL型，称为“555”电路，其内部结构图如图2－32（a）所示。而555时基集成电路的互补金属氧化膜半导体CMOS型，称为“7555”电路，其内部结构图如图2－32（b）所示。
图2－32 555电路内部结构图
（3）555电路的结构特点
从图2－32可以知道，555电路无论是TTL型还是CMOS型的，其内部结构一般会包括分压器、比较器、RS触发器、输出级与放电开关电路。
①分压器。从555电路的内部结构可知道，分压器一般是由3个大小相等的电阻串联将电源电压分成三等分，为比较器A1、A2分别提供2/3UCC、1/3UCC基准电压。正因为分压器主要是由3个5K电阻组成，所以一般把这种时基集成电路称为555时基集成电路。当然对CMOS型的555电路其分压器是由3个100K的电阻组成，但还是习惯称为555时基集成电路。
②比较器。555时基电路内部一般有两个比较器，其中比较器A1称为上比较器，A2称为下比较器。上比较器的基准电压为Uf1＝2/3UCC，输入端为反相输入端（TH端6脚）。下比较器的基准电压为Uf2＝1/3UCC，输入端为同相输入端（TR端2脚）。
③RS触发器。RS触发器一般由两个与非门或者是两个或非门交叉组成。RS触发器真值表如表2－17所示。
④输出级。555时基电路的输出端即是内部反相器的输出端。由于反相器放大的作用，所以输出端一般能够直接驱动蜂鸣器、小型继电器、小电机等负载。
⑤放电开关。555时基电路的放电开关主要是由三极管VT或场效应管（7555为场效应管）组成。555时基电路在作定时电路时，定时时间由RC电路的充放电时间常数决定；但为了能够让定时电路反复的使用，就必须在完成每一次定时后将电容C正极上的电荷放掉，才能进行下一次定时工作。正因为这样，才设计了放电开关管（三极管）。由555时基电路的内部结构可以知，当电容C在充电的时候Q端输出低电平，三极管VT截止，当C放电时VT饱和导通，进行放电工作。VT的基极接的是Q端，发射极接地，集电极为放电端。当Q为高电平即555时基电路的输出端UO输出低电平时，VT饱和导通，使放电端7脚钳为低电位（几乎为0），当Q为低电平即UO输出高电平时，VT截止，放电端7脚相当于开路。（4）555集成电路的管脚功能
表2－17 RS触发器真值表
①2脚：触发端（TR），下比较器同相输入端，当其端输入低电平或低于下基准电压Uf2＝1/3UCC时，会使第3脚UO输出高电平，且第7脚对地开路。
②6脚：阈值端（TH），为上比较器反相输入端，当其端输入电平高于上基准电压Uf1＝2/3UCC时，会使3脚UO输出低电平，同时第7脚对地开路。
③3脚：输出端（UO或为F），555集成电路的输出端，输出高电压约低于电源电压1V～3V，输出电流可达200mA。因此可直接驱动继电器、发光二极管、指示灯等，输出电平是高是低，受第2、4、6脚控制。
④4脚：总复位端（
R或MR），输入低电平（或使其电平低于＋0.4V）可使555定时器直接复位；3脚输出低电平，同时令第7脚对地开路。一般在数字电路中会通过控制4脚的电位，来控制555电路工作。如果不用4脚的话，555电路要正常工作，4脚接高点平。
⑤5脚：电压控制端（VC或UC）上比较器同相输入端，在此端外加电压可以改变比较器的参考电压。若在5脚外加基准电压为UCC，则此时Uf1＝UCC，Uf2＝1/2UCC。5脚若不用时，则要经0.01uF瓷片电容接地，防止引入干扰。
⑥7脚：放电端（DIS），555定时器输出低电平时，放电晶体管VT导通，外接电容元件通过VT放电；与第3脚同步进行。当第3脚输出高电平时，第7脚对地开路；在第3脚输出低电平时，第7脚对地短路。
⑦8脚：电源端（VCC或VDD），可在5V～18V范围内使用。
⑧1脚：电源负端（GND或VSS）。
（5）555时基集成电路的应用
555时基集成电路最常用的三种电路是施密特触发器、单稳态触发器与多谐振荡器，下面对该三种电路进行介绍。
①555电路构成施密特触发器电路。A.用途：555电路构成施密特触发器电路常常用于电子开关、监控报警、脉冲整形等电路。B.实际运用电路，如图2－33（a）所示为555电路构成施密特触发器电路。其特点是2脚与6脚相连接在一起作为输入端，且电路输入端为电容C，电路主要用于对脉冲进行整形。如图2－33（a）所示，如果输入信号为正弦波或余弦波话，经555电路构成施密特触发器整形后，输出方波脉冲。
图2－33 555构成的各种电路图
②555电路构成单稳态触发器电路。A.用途：555电路构成单稳态触发器电路常用于延（定）时、消抖动、分（倍）频、脉冲输出等电路。B.实际运用电路，如图2－32（b）所示为555电路构成单稳态触发器电路，其特点是7脚与6脚相连接同接于电容C的正极，而2脚作为外加脉冲或人工启动脉冲输入端。该电路又会称为人工启动单稳态触发电路，电路主要用于对脉冲输出或延时。C.电路特点：假设在555电路的2脚接一个轻触开关SB置地，如图2－32（c）所示。电路开关SB的工作情况，决定触发信号输出情况，且该电路主要具有稳态与暂稳态两个特点。a.稳态：接上电源后，电容C很快充电到Ucc，触发器输入R＝1，S＝1，输出UO＝0。b.暂稳态：按下开关SB，C上电荷很快放到零，相当于触发器输入R＝0，S＝0，输出立即翻转成UO＝1，暂稳态开始。开关放开后，电源又向C充电，经过时间Td后（Td＝1.1RC），C上电压上升到2/3VCC时，输出又翻转成UO＝0，暂稳态结束。Td就是单稳电路的定时时间或延时时间，它和定时电阻R和定时电容C的值有关。D.定（延）时周期。555电路构成单稳态触发器电路其延时或定时周期T1＝1.1R2×C。参考图2－33（b）。
③555电路构成多谐振荡器电路。A.用途：555电路构成多谐振荡器电路常用于脉冲输出、音响报警、电子玩具、定时器等电路。B.实际运用电路，如图2－33（d）所示为555电路构成的多谐振荡器电路，其特点是2脚与6脚同连接在一起接于电容C的正极，放电端7脚接到电阻RB的上端。该电路的作用主要是提供方波脉冲输出。C.电路特点：如图2－33（d）所示电路，接通电源后，电源Ucc通过R1和R2对电容C充电，当Vc（电容两端的电压）达到1/3Ucc时，振荡器输出UO＝1，放电开关VT截止。电容C继续充电，当Vc≥2/3Ucc后，振荡器输出端UO翻转成0，此时放电开关VT导通，使放电端7脚（DIS）接地，电容C通过R2对地放电，使电容C上端电位下降。当Vc下降到≤1/3Ucc后，振荡器输出UO又翻转成1，此时放电开关VT又截止，使放电端（DIS）7脚开路。电源Ucc又通过RA和RB对电容C充电，又使Vc从1/3Ucc上升到2/3Ucc，触发器又发生翻转，如此周而复始，从而在输出端UO得到连续变化的振荡脉冲波形。D.方波周期：该电路输出的是一个方波脉冲，而方波脉冲宽度可以为高点平和低电平时的宽度。脉冲低宽度TL≈0.69RB×C，脉冲高宽度TH≈0.69（RA＋RB）C，脉冲周期T＝TL＋TH。振荡频率f≈1.44/（RA＋2RB）C。
2.触发器和多谐谐振荡器集成电路
通过前面对555时基集成电路的学习，可以知道在外围元器件的辅助下555时基集成电路是可以组成无稳态多谐振荡器、单稳态触发器、施密特触发器电路。而下面介绍的两个集成电路，只要在其相应的管脚加上简单的外围元器件，就可以能实现无稳态多谐振荡器、单稳态触发器、施密特触发器电路功能。
（1）无稳态多谐振荡器CD4047
①CD4047是一块可选通稳态多谐振荡器集成电路，其管脚分布如图2－34所示。
②CD4047管脚符号与功能。A.Q：单稳态脉冲输出端；Q：单稳态脉冲互补输出端。B.AST、
AST：无稳态多谐振荡器允许输入端，AST为高电平时，则电路为无稳态谐振荡器模式，反之无稳态谐振荡器停止，进行单稳态触发模式。C.QOSC：无稳态谐振荡器脉冲
图2－34 CD4047引脚分布图
输出端。CR：复位端，接高电平时，触发器复位。D.TR＋：上升沿脉冲触发输入端；TR－：下降沿脉冲触发输入端。在单稳态模式，TR－为低电平，加至TR＋输入端前沿脉冲为正向边沿触发。同样TR＋为高电平，加至TR－输入端后沿脉冲为反向边沿触发，相对于输出脉冲，输入脉冲的宽度可以为任意值。E.Cext：外接电容端；Rext：外接电阻端；Rext/Rext：外接电阻与电容的公共端。如果外接的电容为电解电容的话，一般电容的正极接的是公共端，负极接的是电容端。F.RET：重触发输入端，在RET和TR＋电输入端加以公共脉冲，多谐振荡器可以重触发（仅在前沿）。利用外接计数集成电路，可以延长输出脉宽。
③单稳态脉冲、无稳态多谐振荡周期与外接R、C的关系：无稳态多谐振荡器T＝2.2RC，脉冲由QOSC输出，单稳态触发器T＝4.4RC，脉冲由Q或Q输出。
④功能表见表2－18所示。
表2－18 CD4047功能表
（2）双稳态触发器CD4098
①CD4098是一块双可重稳态触发器，管脚分布图如图2－35所示。
②其管脚功能：A.1Q～2Q：单稳态脉冲输出端。
B.1Q～2Q：反相单稳态脉输出端。C.Cext：外接电容端，Rext/Rext：外接电阻与电容的公共端。如果外接的电容为电解电容的话，一般电容的正极接的是公共端，负极接的是电容端。外接电阻接于电阻与电容的公共端和电源正极之间。D.1Cr～2Cr：复位端。CR接低电平时，脉冲输出终止，不用时应接电源正极（VDD），但如果整个触发器不用的时候，应接地。E.1TR＋～2TR＋：上升沿脉冲触发输入端，
1TR－～2TR－：下降沿脉冲触发输入端。对于非可重触发方式，当采用TR＋触发时，
TR－应接至端，当采用
TR－触发时，TR＋应接至Q端。不用
图2－35 CD4098引脚分布图
的TR＋接地（VSS），不用的TR接电源正极（VDD）。
③单稳态脉冲周期与外接R、C的关系。单稳态脉冲的宽度与R、C是有关系的，单稳态触发器输出脉冲的宽度tp＝0.7RC。脉冲传输延迟时间（分别由CR、TR＋、
TR至Q、Q）与R、C无关。
④CD4098的功能表，见表2－19。
⑤知识链接：在介绍CD4098集成电路的时候，遇到可重触发的概念，现把集成电路单稳态触发器的两种类型介绍一下。集成电路单稳态触发器可以分可重触发器和不可重触发器两种。可重触发器指的是触发进入暂稳态时，再次触发有效，输出脉冲可以再维持一个脉宽。而不可重发触发器指的是触发进入暂稳态，再加触发脉冲无效。
表2－19 CD4098功能表
（四）计数器
1.计数器的概念
在数字系统中，往往需要对脉冲的个数进行计数，以实现测量、运算和控制。具有计数功能的电路，称为计数器。
2.计数器的分类
（1）根据进位规则不同可以分为二进制计数器、八进制计数器、十进制计数器等任意进制计数器。
（2）根据计数增减情况可以分为加法计数器和减法计时器。
（3）根据计数器中触发器状态翻转是否与触发信号同步，可以分为同步计数器和异步计数器。
3.进制计数器
计数器按进位规则归类的计数器的，主要介绍二、八、十进制计数器的基本工作原理和使用方法。
图2－36 CD4020引脚排列图
图2－37 CD4060引脚排列图
（1）二进制串行计数器
二进制串行计数器常使用的集成电路为CD4020、CD4040、CD4060。
①14位串行计数器集成电路CD4020。A.CD4020的管脚分布图如图2－36所示。B.CD4020是一块14位串行计数器集成电路去，其管脚的功能如下：a.11脚为复位端，CR为高电平时，对计数器进行清零，CR为低电平时计数器正常工作。b.10脚为计数器时钟脉冲输入端，由于在时钟输入端使用斯密特触发器，对脉冲上升和下降时间无限制，所有输入和输出均经过缓冲。c.8脚接地，16脚接电源正极。d.其余管脚均为计数器脉冲分频输出端，各分频输出端输出的脉冲频率等于外置脉冲频率除于相应二进制数倍。例如假设外置脉冲的频率为640HZ，那么经Q4分频输出的脉冲频率为640/24HZ＝10HZ，其余输出端也是一样。
②CD4040为12位串行计数器集成电路，跟CD4020相似，就不多做介绍，详见附页集成电路介绍。14位串行计数器集成电路CD4060。A.CD4060的管脚分布图如图2－37所示。B.CD4060是一块14位串行计数器集成电路去，它内部有两反相器，外接两个电阻及一个电容就可组成振荡器，作为时钟发生器。其管脚的功能如下：a.12脚为复位端，CR为高电平时，对计数器进行清零，CR为低电平时计数器正常工作。b.11脚为时钟输入端，10脚时钟输出端，9脚反向时钟输出端。三个脚构成两个反相器，在外部接两个电阻和一个电容可以组成振荡器，所谓时钟发生器。c.8脚接地，16脚接电源正极。d.其余管脚均为计数器脉冲分频输出端，各分频输出端输出的脉冲频率等于外时钟发生器脉冲频率除以相应二进制数倍。例如，假设时钟发生器脉冲的频率为640HZ，那么经Q4分频输出的脉冲频率为640/24HZ＝10HZ，其余输出端也是一样。e.CD4060内部的两个反相器构成的振荡器电路的两种形式。一种振荡器由外接两个电阻和一个电容构成，如图2－38所示。发生器脉冲频率F＝1/（2.3R2×C）。一般来说R2为可调电阻，通过调节它的大小来改变脉冲的频率。另一种振荡器由外接晶体B构成的，如图2－38所示。发生器的脉冲频率直接与B的频率有关。假设B的值为8192HZ的话，经14分频后输出0.5HZ（8192/214）的脉冲。R是反馈电阻，一般大小在22M左右，两个电容为10～30pF左右即可。两个电路一般来说，图2－38产生的脉冲比较的稳定，在做时钟电路的时候一般会选图2－39电路。f.其真值表，见表2－20所示。
表2－20 CD4060真值表
图2－38 外接晶体B构成振荡器电路图
图2－39 时钟电路图
（2）八进制计数器（CD4022）
①CD4022是一块八进制计数器集成电路，其管脚分布如图2－40所示。
②管脚功能。A.15脚CR为复位端，接高电平时计数器复位，除Y0输出高电平外，其余输出端均输出低电平；接低电平计数器正常工作。B.14脚CP为上升沿时钟脉冲计数端，13脚下升沿时钟脉冲计数端，13脚又称始能端或计数允许端。C.12脚QCO为进位输出端，计数脉冲在Y0～Y3范围内，QCO为高电平；计数脉冲在Y4～Y7范围内，QCO为低电平。在每8个时钟输入周期QCO信号完成一次进位，并用作多级计数链的下级脉动时钟。D.6、9脚为空脚，可以不接。E.其余端为脉冲数据的输出端。
图2－40 CD4022引脚排列图
EN端之间计数的互锁关系。A.在利用CP计数的时候，EN应该接低电平，计数器正常工作；当EN应该接高电平的时候，CD4022不工作，锁存其接高电平那一时刻脉冲数据输出端的输出状态。B.EN在利用计数的时候，CP应该接高电平，计数器正常工作；当CP接低电平的时候，CD4022不工作，锁存其接低电平那一时刻脉冲数据输出端的输出状态。C.8脚接地，16接电源正极。
④CD4022的真值表，如表2－21所示。
表2－21 CD4022真值表
图2－41 CD4017引脚脚排列图
（3）十进制计数器（CD4017）
①CD4017是一块十进制计数/分频器，其管脚分布如图2－41所示。
②CD4017管脚功能与CD4022是基本相同，不同的地方有：A.有十个脉冲数据输出端Y0～Y9。B.计数脉冲在Y0～Y4范围内，QCO为高电平；计数脉冲在Y5～Y9范围内，QCO为低电平。在每10个时钟输入周期QCO信号完成一次进位，并用作多级计数链的下级脉动时钟。C.没有空脚端。
③CD4017的真值表，如表2－22所示。
表2－22 CD4017真值表
4.加/减法计数器
计数器按增减情况的归纳，主要介绍加法、加/减计数器的基本工作原理和使用方法。
（1）CD4029
①CD4029是可预置数二进制/十进制、上数/下数计数器集成电路，其管脚分布图如图2－42所示。
图2－42 CD4029引脚排列图
②管脚功能。A.1脚（LD端）为预置数控制端，LD为低电平时，可以对计数器D1～D4预置数，LD为高电平，D0～D3上的数据置入计数器中。B.4、12、13、3脚分别对应并行数据输入端D1、D2、D3、D4。C.6、11、14、2脚分别对应计数器数据输出端Q1、Q2、Q3、Q4。D.7脚为进位/借位端，7脚一般为高电平，如果计数作加法加到最大或作减法减至最小时，7脚会变成低电平。E.9脚（B/D）计数器进制控制端，当脚接高电平的时候，计数器进行二进制计数，反之，为十进制计数。F.10脚（U/D）计数器加/减控制端，当接高电平时，计数器进行加法计数，反之，进行减法计数。G.5脚（CI）脚进位输入端，接高电平时计数器不能进行计时，接低电平时，允许计数。H.15脚（CP）为时钟脉冲输入端。
③CD4029的真值表，见表2－23所示。
表2－23 CD4029真值表
图2－43 CD4518引脚排列图
（2）CD4518
①CD4518是一块二/十进制同步双4位加法计数器，其管脚分布如图2－43所示。
②管脚功能。A.CPA、CPB：时钟输入端。B.Q1A～Q4A：计数器输出端。C.ENA、EB：计数允许控制端。D.Q1B～Q4B：计数器输出端。E.CRA、CRB：清除端。
③控制功能：CD4518有两个时钟输入端CP和EN，若用时钟上升入，此时EN端为高电平，若用时钟下降沿触发，信号由EN输入，此时CP端为低电平，同时复位端CR也保持低电平（0），只有满足了这些条件时，电路才会处于计数状态，否则没办法工作。
④并行进位方式：只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1＝Q2＝1时，每输入一个时钟脉冲Q3翻转一次；当Q1＝Q2＝Q3＝1或Q1＝Q4＝1时，每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。
⑤级联连接方式：CD4518属并行计数，若将数片CD4518串行级联，一般是将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。但若将第一级的Q 4A端接到第二级的CP端，计数会变成“逢八进一”。原因在于Q 4A是在CPB作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。
⑥CD4018的真值表，如表2－24所示。
表2－24 CD4518真值表
注：集成电路CD4520与CD4518是一样的功能，在这里就不多加介绍。
图2－44 CD40162引脚排列图
（3）C40162
①CD40162是一块十进制同步可预置计数器，其管脚分布如图2－44所示。
②管脚功能。A.C0，进位输出端，当计数器超过9时，输出高电平，可以作为下一级级联的输入脉冲。B.LD，并行置入数据控制端，为低电平时，可以预置数据；为高电平时，预置数据置入计数器中。C.D1～D4，并行数据输入端。D.Q1～Q4，计数数据输出端。E.CTp、CTT，计数控制端，当CTp、CTT均为高点平的时，计数有效，反之无效。F.CR，复位端，接低电平的时候，计数器清零，接高电平时，计数器正常工作。CP：时钟脉冲输入端。
③CD40162的真值表，如表2－25所示。
表2－25 CD40162真值表
注：集成电路CD40161为二进制同步加法/异步清除计数器，CD40163为二进制同步加法/同步清除计数器，它们与CD40162的管脚排布一模一样，功能也相似，在此就不多加介绍。
图2－45 CD4510引脚排列
（4）CD4510
①CD4510是一块可预置十进制加/减计数器，其管脚分布如图2－45所示。
②CD4510与集成电路CD4029的功能基本相同，在此管脚相同的地方就不介绍，主要介绍不同的：A.CD4510有复位端（清零端），而CD4029没有复位端。复位端接高电平计数器清零，接低电平计数器正常工作。B.CD4510没有计数器进制控制端，但CD4029有。
③CD4510的真值表，如表2－26所示。
表2－26 CD4510真值表
（5）CD40192
图2－46 CD40192引脚排列图
①CD40192是一块十进制可预置加/减法计数器，其管脚分布图如图2－46所示。
②管脚功能。A.11脚（LD端）为预置数控制端，LD为低电平时，可以对计数器D1～D4预置数，LD为高电平，D1～D3上的数据置入计数器中。B.15、1、10、9脚分别对应并行数据输入端D1、D2、D3、D4。C.3、2、6、7脚分别对应计数器数据输出端Q1、Q2、Q3、Q4。D.12脚（CO）为进位输出端/借位端，12脚一般为高电平，计数作加法加到最大或作减法减至最小时，12脚会变为低电平。13脚（BO）为借位输出端，13脚一般为高电平，计数作减法减至最小时13脚会变为低电平。E.14脚（CR）计数器复位端，复位端接高电平计数器清零，接电平计数器正常工作。F.4、5脚分别为减法计数时钟脉冲输入端（CPD）、加法计数脉冲输入端（CPU）为时钟脉冲输入端。CPD＝“1”时，在CPU上跳变时计数器加1计数，CPU＝“1”时，在CPD上跳变时计数器减1计数。
③CD40192的真值表，如表2－27所示。
表2－27 CD40192真值表
注：集成电路CD40193可预置4位二进制加/减计数器，与CD40192几乎相同，就不多加介绍。
（五）译码器
译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二/十进制译码器和显示译码器是三种最典型，也是使用最广泛的译码电路。
（1）CD4033
①CD4033是一块十进制计数/七段译码器，其管脚分布图如图2－47所示。
②管脚功能。A.INH：计数控制端，INH＝“0”时，时钟脉冲从CP端引入，时钟脉冲的上升沿使计数器翻转；INH＝“1”时：计数器停止计数，显示的数字同时被保持。B.LT：测试端，LT＝“1”时，笔端输出a～g都输出高电平，显示“8”作灯测试，正常工作时LT接低电平。C.RBI、RBO分别为串行消隐输入端、串行消隐输出端，可以进行无效零进行消隐。如不需自动消隐无效零，只要将RBI接低电平即可。D.QCO：进位输出端，计数器每加到大于9时，输出高电平。可以作为计数器级联时，下一级的脉冲输入端。E.a～g：译码器七段输出端。F.CP：时钟脉冲输出端；R：复位端，R＝“0”时，计数正常，R＝“1”时，计数器全部清零。
③关于自行消隐无效零功能的三种形式。CD4033的RBI、RBO端，在不同的接法的情况下，有不同的消隐无效零形式。一种是整数前的零，如096.04应显示96.04；另一种是小数点后的无效零，如96.060应显示96.06。A.消隐整数前的无效零，可将最高位的RBI接VDD（高电平），它的RBO接次位的RBI，如此依次级联至最低位。B.消隐小数点后面的无效零，可将最低位的RBI接VDD（高电平），其RBO接相邻高位的RBI，依此类推至最高位。C.同时消隐两种无效零，即可同时消隐整数前面及小数点后面的无效零。可以同时结合第一、第二种两种方法。
④CD40162的真值表，如表2－28所示。
表2－28 CD40162真值表
（2）CD40110
图2－47 CD4033引脚排列
①CD40110是一块十进制加减计数/七段译码器，其管脚分布如如图2－48所示。
②管脚功能。A.TE：计数控制端，TE＝“0”时，计数器工作正常；TE＝“1”时：计数器停止计数，显示的数字同时被保持。B.LE：锁存端，LE＝0时，计数器、译码器工作正常，数码管正常显示，LE＝1时，计数工作正常，但译码器被锁住，数码管显示的数字同时被保持。C.CO：进位输出端，一般为高电平，当计数器每加到大于9时，输出低电平。可以作为计数器级联时，下一级的脉冲输入端。D.BO：借位输出端，一般为高电平，计数器每减到小于1时，输出低电平。可以作为计数器级联时，下一级的脉冲输入端。E.a～g：译码器7段输出端。F.CP：时钟脉冲输入端。CR：复位端，R＝“0”时，计数正常，R＝“1”时，计数器全部清零。
③CD40110的真值表，如表2－29所示。
表2－29 CD40110真值表
（3）CD4028
①CD4028是一块十进制数译码器，其管脚分布图如图2－49所示。
②管脚功能。A.A～D：BCD码输入端。B.Y0～Y9：时序脉冲输出端。
③工作原理：A.CD4028有十个输出端Y0～Y9，而输出端的输出情况由二进制码ABCD状态控制。例如当ABCD状态为“1001”时，转化成十进制数为“9”，则此时Y0～Y9十个输出端中，除Y9输出高电平，其余端均为低电平；同样ABCD状态为0000时，除Y0输出高电平，其余端均为低电平。B.它具有拒绝伪码功能，当输入代码超过1001的时候，Y0～Y9输出均为低电平。
图2－48 CD40110引脚排列图
图2－49 CD4028引脚排列图
④CD4028的真值表，如表2－30所示。
表2－30 CD4028真值表
（4）CD4511
图2－50 CD4511引脚分布排列图
①CD4511是一块七段锁存译码器，其管脚图如图2－50所示。
②管脚功能。A.A～D：BCD码输入端。B.a～g：七段译码数据输出输出端。C.BI：消隐端，接高电平是数码管显示正常，接低电平时消隐，数码管不显示任何数字。D.LT：测试端，LT＝“0”时，笔端输出a～g都输出高电平，显示“8”作灯测试，正常情况使用时，一般是接高电平。E.LE：锁存端，接高电平时锁存，显示的数字同时被保持，接低电平，译码器正常工作。
③CD4511的真值表，如表2－31所示。
表2－31 CD4511真值表
（5）CD4543
图2－51 CD4543引脚排列图
①CD4543是一块七段译码/驱动器，其管脚图如图2－51所示。
②管脚功能。A.LE：锁存端，接低电平时锁存，显示的数字同时被保持，接高电平，译码器正常工作。B.a～g：七段译码数据输出输出端。C.A～D：BCD码输输入端。D.BI：消隐端，接低电平是数码管显示正常，接高电平时消隐，数码管不显示任何数字。E.PH：显示方式控制端，将PH接高电平时，可以驱动共阳LED数码管，PH接低电平时，可以驱动共阴LED数码管。
③CD4543的真值表，如表2－32所示。
表2－32 CD4543真值表
（6）CD4555
图2－52 CD4555引脚排列图
①CD4555是一块双二进制四选一译码器/分离器，其管脚分布图如图2－52所示。
②管脚功能。A.EN1：禁止输出允许端。B.1A0、1A1、2A0、2A1：数据输入端。C.1Y0～1Y3、2Y0～2Y3：译码数据输出端。
③作分离器功能：CD4555的EN输入数据选择由Y0～Y3中哪个端输出，主要是由A0、A1的状态决定。若A0、A1的状态为01，则此时EN的数据由Y1输出。
④CD4555的真值表，如表2－33所示。
表2－33 CD4555真值表
图2－53 CD4514引脚排列图
（7）CD4514
①CD4514是一块4位可选通锁存器/16线译码器，其管脚分布图如图2－53所示。
②管脚功能。A.A～D：数据输入端。B.Y0～Y15：数据输出端。C.INH：输出禁止控制端，INH＝0，译码器输出正常，INH＝1，译码器无数据输出。D.ST：数据锁存控制端，ST＝“0”时，输入级门被封锁，输入数据的变化不能被译码Y0～Y15保持ST置“0”前的电平。ST＝“1”译码器工作正常。INH为禁止端，高电平有效。
③数据输出与数据输入端A～D关系。CD4514有十六个输出端Y0～Y15，而输出端的输出情况由二进制码ABCD状态控制。例如当ABCD状态为“1011”时，转化成十进制数为“11”，则此时Y0～Y15十六个输出端中，除Y11输出高电平，其余端均为低电平；同样ABCD状态为0000时，除Y0输出高电平，其余端均为低电平。
④CD4514的真值表，如表2－34所示。
表2－34 CD4514真值表
（8）CD4532
图2－54 CD4532引脚排列图
①CD4532是一块8位优先编码器，其引脚排列如图2－54所示。
②管脚功能。A.D0～D7：数据输入端。B.Q0～Q2：数据输出端。C.EI：选通控制端（输入始能端），当EI＝0时，禁止输入优，优先译码器无效且输出全部为0；EI＝l，允许输入。D.EO：选通输出端，无优先输入时EO＝1，任何一个输入端为高电平EO＝0，且所有级联低阶级无效。E.GS：组选通输出端，当D7～D0中有一个或一个以上为1，则GS＝l，表示优先输入的存在。如果D7～D0无优先输入，则EO＝l。
③优先输入功能：CD4532有8个编码输入端D7～D0，依次按级优先输入并转换成三位二进制码输出Q2～Q0。D7是最高级优先，D0是最低级优先。
④级联功能：图2－55中，使用两片CD4532组成的16状态输入，4位二进制编码输出的电路图。
图2－55 CD4532构成4位二进制编码输出电路图
⑤CD4532的真值表，如表2－35所示。
表2－35 CD4532真值表
（六）集成运放电路
1.集成运放概述
集成运算放大器（简称集成运放或运放）是一种内部为直接耦合的高电压放大倍数的集成电路。在该集成电路的输入与输出之间接入不同的反馈网络，可实现不同用途的电路，例如利用集成运算放大器可非常方便地完成信号放大、信号运算（加、减、乘、除、对数、反对数、平方、开方等）、信号的处理（滤波、调制）以及波形的产生和变换。集成运算放大器的种类非常多，可适用于不同的场合。
2.集成运算放大器的基本结构
各种集成运算放大器的基本结构相似，主要都是由输入级、中间级和输出级以及偏置电路组成，如图2－56所示。输入级一般由可以抑制零点漂移的差动放大电路组成；中间级的作用是获得较大的电压放大倍数，可以由我们熟悉的共射极电路承担；输出级要求有较强的带负载能力，一般采用射极跟随器；偏置电路的作用是供给各级电路合理的偏置电流。
图2－56 理想集成运放的模型
3.理想集成运放的模型
目前，集成运放的应用极为广泛，已经可以作为晶体管一样的基本器件来使用。而且由于集成电路制造技术的发展，集成运算放大器性能越来越好，使用上越来越模块化。尤其在一般场合，使用者完全可以将集成运算放大器当理想器件来处理，而不会造成不可允许的误差。一般理想运放具有如下特点：
①开环差模电压放大倍数趋近于无穷大，即Aud＝uo/（u＋－u－）→∞。
②差模输入阻抭趋近于无穷大，即rid→∞。
③输出阻抗趋近于零，即ro→0。
④共模抑制比趋近于无穷大，即KCMR→∞。
⑤输入信号为零时，输出端应恒定地处于零电位。
4.集成运放使用常识
①零点调整。
②消除寄生振荡。
③保护电路。A.电源极性的保护；B.输入保护；C.输出保护。
5.常用运放简介
（1）LM324运算放大器应用电路
LM324是四运放集成电路，它采用14脚双列直插塑料封装。它的内部包含四组形式完全相同的运算放大器，除电源共用外，四组运放相互独立。每一组运算放大器可用图2－58所示的符号来表示，它有5个引出脚，其中“＋”、“－”为两个信号输入端，“V＋”、“V－”为正、负电源端，“Vo”为输出端。两个信号输入端中，Vi－（－）为反相输入端，表示运放输出端Vo的信号与该输入端的位相反；Vi＋（＋）为同相输入端，表示运放输出端Vo的信号与该输入端的相位相同。LM324的引脚排列见图2－57。
图2－57 LM324引脚排列图
图2－58 放大器
由于LM324四运放电路具有电源电压范围宽、静态功耗小、可单电源使用、价格低廉等优点，因此被广泛应用在各种电路中。
①LM324作反相交流放大器。LM324作反相交流放大器电路如图2－59所示，此放大器可代替晶体管进行交流放大，可用于扩音机前置放大等。放大器采用单电源供电，由R1、R2组成1/2V＋偏置，C1是消振电容。放大器电压放大倍数Av仅由外接电阻Ri、Rf决定：Av＝－Rf/Ri。负号表示输出信号与输入信号相位相反。按图中所给数值得出Av＝－10，此电路输入电阻为Ri。一般情况下先取Ri与信号源内阻相等，然后根据要求的放大倍数在选定Rf、Co和Ci为耦合电容。
图2－59 LM324作反相交放大器电路
图2－60 LM324作同相交流放大器电路
图2－61 LM234作交流信号三分配放大器电路图
图2－62 LM324作有源带通滤波器
②LM324作同相交流放大器。LM324作同相交流放大器电路如图2－60所示，同相交流放大器的特点是输入阻抗高。其中的R1、R2组成1/2V＋分压电路，通过R3对运放进行偏置。电路的电压放大倍数Av也仅由外接电阻决定：Av＝1＋Rf/R4，电路输入电阻为R3、R4的阻值范围为几千欧姆到几十千欧姆。
③LM324作交流信号三分配放大器。LM324作交流信号三分配放大器电路如图2－61所示，此电路可将输入交流信号分成三路输出，三路信号可分别用作指示、控制、分析等用途，对信号源的影响极小。因运放Ai输入电阻高，运放A1～A4均把输出端直接接到负输入端，信号输入至正输入端，相当于同相放大状态Rf＝0的情况，故各放大器电压放大倍数均为1，与分立元件组成的射极跟随器作用相同。R1、R2组成1/2V＋偏置，静态时A1输出端电压为1/2V＋，故运放A2～A4输出端亦为1/2V＋，通过输入输出电容的隔直作用，取出交流信号，形成三路分配输出。
④LM324作有源带通滤波器。LM324作有源带通滤波器电路见上图2－62所示，许多音响装置的频谱分析器均使用此电路作为带通滤波器，以选出各个不同频段的信号，在显示上利用发光二极管点亮的多少来指示出信号幅度的大小。这种有源带通滤波器的中心频率，在中心频率fo处的电压增益Ao＝B3/2B1，品质因数，3dB带宽B＝1/（п×R3×C），也可根据设计确定的Q、fo、Ao值，去求出带通滤波器的各元件参数值。R1＝Q/（2пfoAoC），R2＝Q/［（2Q2－Ao）×2пfoC］，R3＝2Q/（2пfoC）。上式中，当fo＝1KHz时，C取0.01uF。此电路亦可用于一般的选频放大。此电路亦可使用单电源，只需将运放正输入端偏置在1/2V＋并将电阻R2下端接到运放正输入端即可。
⑤LM324作测温电路，电路见图2－63，感温探头采用一只硅三极管3DG6，把它接成二极管形式。硅晶体管发射结电压的温度系数约为－2.5mV/℃，即温度每上升1度，发射结电压变会下降2.5mV。运放A1连接成同相直流放大形式，温度越高，晶体管BG1压降越小，运放A1同相输入端的电压就越低，输出端的电压也越低。这是一个线性放大过程。在A1输出端接上测量或处理电路，便可对温度进行指示或进行其他自动控制。
⑥LM324作比较器。当去掉运放的反馈电阻时，或者说反馈电阻趋于无穷大时（即开环状态），理论上认为运放的开环放大倍数也为无穷大（实际上是很大，如LM324运放开环放大倍数为100dB，既10万倍）。此时运放便形成一个电压比较器，其输出如果不是高电平（V＋），就是低电平（V－或接地）。当正输入端电压高于负输入端电压时，运放输出低电平。图2－64中使用两个运放组成一个电压上下限比较器，电阻R1、R1组成分压电路，为运放A1设定比较电平U1；电阻R2、R2组成分压电路，为运放A2设定比较电平U2。输入电压U1同时加到A1的正输入端和A2的负输入端之间，当Ui＞U1时，运放A1输出高电平；当Ui＜U2，则当输入电压Ui越出［U2，U1］区间范围时，LED点亮，这便是一个电压双限指示器。若选择U2＞U1，则当输入电压在［U2，U1］区间范围时，LED点亮，这是一个“窗口”电压指示器。此电路与各类传感器配合使用，稍加变通，便可用于各种物理量的双限检测、短路、断路报LM324应警等。
⑦LM234作单稳态触发器，电路见图2－65所示，此电路可用在一些自动控制系统中。电阻R1、R2组成分压电路，为运放A1负输入端提供偏置电压U1，作为比较电压基准。静态时，电容C1充电完毕，运放A1正输入端电压U2等于电源电压V＋，故A1输出高电平。当输入电压Ui变为低电平时，二极管D1导通，电容C1通过D1迅速放电，使U2突然降至地电平，此时因为U1＞U2，故运放A1输出低电平。当输入电压变高时，二极管D1截止，电源电压R3给电容C1充电，当C1上充电电压大于U1时，既U2＞U1，A1输出又变为高电平，从而结束了一次单稳触发。显然，提高U1或增大R2、C1的数值，都会使单稳延时时间增长，反之则缩短。
图2－63 LM324作测温电路图
图2－64 LM324作比较器电路图
图2－65 LM324作单稳态触发器电路图
如果将二极管D1去掉，则此电路具有加电延时功能。刚加电时，U1＞U2，运放A1输出低电平，随着电容C1不断充电，U2不断升高，当U2＞U1时，A1输出才变为高电平。
图2－66 LM339引脚分布图
（2）四电压比较器LM339
①LM339集成块内部装有四个独立的电压比较器，该电压比较器的特点：A.失调电压小，典型值为2mV。B.电源电压范围宽，单电源为2～36V，双电源电压为±1V～±18V。C.对比较信号源的内阻限制较宽。D.共模范围很大，为0～（Ucc－1.5V）Vo。E.差动输入电压范围较大，大到可以等于电源电压。F.输出端电位可灵活方便地选用。
②LM339集成块采用C－14型封装，管脚排列如图2－66。由于LM339使用灵活，应用广泛。所以各大IC生产厂、公司竞相推出自己的四比较器，如IR2339、ANI339、SF339等，它们的参数基本一致，可互换使用。
③LM339类似于增益不可调的运算放大器见图2－67。每个比较器有两个输入端和一个输出端。两个输入端一个称为同相输入端，用“＋”表示，另一个称为反相输入端，用“－”表示。用作比较两个电压时，任意一个输入端加一个固定电压做参考电压（也称为门限电平，它可选择LM339输入共模范围的任何一点），另一端加一个待比较的信号电压。当“＋”端电压高于“－”端时，输出管截止，相当于输出端开路。当“－”端电压高于“＋”端时，输出管饱和，相当于输出端接低电位。两个输入端电压差别大于10mV就能确保输出能从一种状态可靠地转换到另一种状态，因此，把LM339用在弱信号检测等场合是比较理想的。LM339的输出端相当于一只不接集电极电阻的晶体三极管，在使用时输出端到正电源一般须接一只电阻（称为上拉电阻，选3K～15K）。选不同阻值的上拉电阻会影响输出端高电位的值。因为当输出晶体三极管截止时，它的集电极电压基本上取决于上拉电阻与负载的值。另外，各比较器的输出端允许连接在一起使用。
图2－67 LM339电路图
④LM339可构成单限比较器、迟滞比较器、双限比较器（窗口比较器）、振荡器等。LM339还可以组成高压数字逻辑门电路，并可直接与TTL、CMOS电路接口连接。
图2－68 某仪器过热检测保护电路图
⑤应用例举：A.单限比较器电路。图2－67（a）给出了一个基本单限比较器。输入信号Uin，即待比较电压，它加到同相输入端，在反相输入端接一个参考电压（门限电平）Ur。当输入电压Uin＞Ur时，输出为高电平UOH。图2－67（b）为其传输特性。例：某仪器中过热检测保护电路图2－68，它用单电源供电，1/4LM339的反相输入端加一个固定的参考电压，它的值取决于R1与R2。UR＝R2/（R1＋R2）×UCC。同相端的电压就等于热敏元件Rt的电压降。当机内温度为设定值以下时，“＋”端电压大于“－”端电压，Uo为高电位。当温度上升为设定值以上时，“－”端电压大于“＋”端，比较器反转，Uo输出为零电位，使保护电路动作，调节R1的值可以改变门限电压，既设定温度值的大小。B.迟滞比较器。迟滞比较器又可理解为加正反馈的单限比较器。前面介绍的单限比较器，如果输入信号Uin在门限值附近有微小的干扰，则输出电压就会产生相应的抖动（起伏）。在电路中引入正反馈可以克服这一缺点。图2－69（a）给出了一个迟滞比较器，人们所熟悉的“史密特”电路即是有迟滞的比较
图2－69 迟滞比较器电路图
器。图2－69（b）为迟滞比较器的传输特性，不难看出，当输出状态一旦转换后，只要在跳变电压值附近的干扰不超过ΔU之值，输出电压的值就将是稳定的。但随之而来的是分辨率降低。因为对迟滞比较器来说，它不能分辨差别小于ΔU的两个输入电压值。迟滞比较器加有正反馈可以加快比较器的响应速度，这是它的一个优点。除此之外，由于迟滞比较器加的正反馈很强，远比电路中的寄生耦合强得多，故迟滞比较器还可免除由于电路寄生耦合而产生的自激振荡。如果需要将一个跳变点固定在某一个参考电压值上，可在正反馈电路中接入一个非线性元件，如晶体二极管，利用二极管的单向导电性，便可实现上述要求。图2－70为其原理图。例：某电磁炉电路中电网过电压检测电路部分如图2－71所示。电网电压正常时，1/4LM339的U4＜2.8V，U5＝2.8V，输出开路，过电压保护电路不工作，作为正反馈的射极跟随器BG1是导通的。当电网电压大于242V时，U4＞2.8V，比较器翻转，输出为0V，BG1截止，U5的电压就完全决定于R1与R2的分压值，为2.7V，促使U4更大于U5。这就使翻转后的状态极为稳定，避免了过压点附近由于电网电压很小的波动而引起的不稳定的现象。由于制造了一定的回差（迟滞），在过电压保护后，电网电压要降到242－5＝237V时，U4＜U3，电磁炉才又开始工作。这正是我们所期望的。C.双限比较器（窗口比较器），图2－72电路由两个LM339组成一个窗口比较器。当被比较的信号电压Uin位于门限电压之间时（UR1＜Uin＜UR2），输出为高电位（UO＝UOH）。当Uin不在门限电位范围之间时，（Uin＞UR2或Uin＜UR1）输出为低电位（UO＝UOL），窗口电压ΔU＝
图2－70 迟滞比较器原理图
图2－71 电磁炉电网过电压检测电路
图7－72 两个LM339组成的窗口比较器
UR2－UR1。它可用来判断输入信号电位是否位于指定门限电位之间。D.用LM339组成振荡器，图2－73为有1/4LM339组成的音频方波振荡器的电路。改变C1可改变输出方波的频率。本电路中，当C1＝0.1uF时。f＝53Hz；当C1＝0.01uF时，f＝530Hz；当C1＝0.001uF时，f＝5300Hz。LM339还可以组成高压数字逻辑门电路，并可直接与CMOS（图2－74）、TTL（图2－75）电路相接。
图2－73 1/4LM339组成的音频方波振荡器电路
图2－74 驱动CMOS电路
图2－75 驱动TTL电路
（七）移位寄存器
移位寄存器是暂时存放数据的部件，同时它还具有移位功能。
1.特点和分类
（1）从逻辑结构上看，移位寄存器有以下两个显著特征：
①移位寄存器是由相同的寄存单元所组成。一般说来，寄存单元的个数就是移位寄存器的位数。为了完成不同的移位功能，每个寄存单元的输出与其相邻的下一个寄存单元的输入之间的连接方式也不同。
②所有寄存单元共用一个时钟。在公共时钟的作用下，各个寄存单元的工作是同步的。每输入一个时钟脉冲，寄存器的数据就顺序向左或向右移动一位。通常可按数据传输方式的不同对CMOS移位寄存器进行分类。移位寄存器的数据输入方式有串行输入和并行输入之分。串行输入就是在时钟脉冲作用下，把要输入的数据从一个输入端依次一位一位地送入寄存器；并行输入就是把输入的数据从几个输入端同时送入寄存器。
（2）分类
在CMOS移位寄存器中，有的品种只具有串行或并行中的一种输入方式，但也有些品种同时兼有串行和并行两种输入方式。串行输入的数据加到第一个寄存单元的D端，在时钟脉冲的作用下输入，数据传送速度较慢；并行输入的数据一般由寄存单元的R、S端送入，传送速度较快。移位寄存器的移位方向有右移和左移之分。右移是指数据由左边最低位输入，依次由右边的最高位输出；左移时，右边的第一位为最低位，最左边的则为最高位，数据由低位的右边输入，由高位的左边输出。移位寄存器的输出也有串行和并行之分。串行输出就是在时钟脉冲作用下，寄存器最后一位输出端依次一位一位地输出寄存器的数据；并行输出则是寄存器的每个寄存单元均有输出。CMOS移位寄存器有些品种只有一种输出方式，但也有些品种兼具两种输出方式。实际上，并行输出方式也必然具有串行输出功能。
表2－37
CMOS移位寄存器的分类表
2.常用CMOS移位寄存器
（1）串入－串出移位寄存器
CD4006是18串入－串出移位寄存器CD4006的逻辑框图和引脚功能如图2－76所示。由图2－77可见，CD4006由四组移位寄存器组成，其中的两组为4位，每组有一输出端，由最高位引出。另外两组为5位，每组有两个输出端，分别在最高位和次高位引出。四组移位寄存器具有公共的时钟输入端，每组都有一个数据输入端。
图2－76 CD4006内部逻辑框图
表2－38 CD4006的真值表
（X：表示任意状态，下同；↑↓：表示上升沿和下降沿，下同）
图2－77 CD4006内部结构对应的引脚图
图2－78 管脚图（NC表示悬空）
由表2－38可知，在CD4006中数据是在时钟脉冲CP的下降沿作用下传输的。如果将每组的输入和输出进行适当的连接，就可在4、5、8、9、10、12、13、14、17和18位上得到输出。如果需要更长的移位位数，则可将CD4006进行多位级联。
（2）串入－并出移位寄存器
①CD4015串入－并出移位寄存器，图2－79是CD4015的逻辑图和引脚功能图。CD4015是由两组独立的4位串入－并出移位寄存器组成。每组寄存器都有一个CP输入端、一个清零端Cr和一个串行数据输入端DS。每位寄存单元都有输出端引出，因而即可作串行输出，又可实现并行输出。加在DS端上的数据在时钟脉冲上升沿的作用下向右移位。当在Cr端加高电平时，寄存器的输出被全部清零。
图2－79 CD4015逻辑图和引脚功能图
②CC4015提供了16引线多层陶瓷双列直插（D）、熔封陶瓷双列直插（J）、塑料双列直插（P）和陶瓷片状载体（C）4种封装形式。如CC4015MD、CC4015MJ、CC4015EJ、CC4015EP、CC4015MC、CC4015EC。
表2－39 CD4015引出端符号1CP－2CP
表2－40 CD4015推荐工作条件
③CD4015的真值表，如表2－41所示。表2－41为CD4015移动状态表（箭头表示移动的方向），表示出数据在CD4015中的移位过程。由表可以看出，CD4015的初始状态为“0101”，要串行输入4位数据，就要给CP端加4个脉冲。通过信息在CD4015中的流动过程，我们可知CD4015具有下述功能：A.从串行输入到串行输出，数据延迟了4个时钟周期。因此，CD4015可用作延迟电路。B.串行数据经过CD4015以后，转换成了并行数据，可由Q0～Q3端并行输出。C.可作为数据寄存器使用。
表2－41 CD4015真值表
（3）串入/并入－串出移位寄存器
①CD4014是8位串入/并入－串出移位寄存器，其逻辑图及引脚图见图2－80所示。CD4014有一公共的时钟输入端CP、一个并入/串入控制端P/S、一个串行数据输入端DS和8个并行数据输入端P1～P8、另外还有3个输出端Q6、Q7、Q8。
图2－80 CD4014逻辑图及引脚图
②表2－42是CD4014的真值表。并行或串行输入数据，是在P/S端控制下，随时钟的上升沿同步地输入寄存器。当P/S为“0”时，串行输入数据随时钟的上升沿同步地送入寄存器中；当P/S为“1”时，加在并行输入P1～P3的数据与时钟的上升沿同步地送入寄存器。CD4014可以很方便地扩展位数，因此使用N个CD4014，就可将寄存器位数扩展为8×N位。
表2－42 CD4014真值表
表2－43 CD4014真值表
③CD4021也是8位移位寄存器。它的主要特点是：同步串入、异步并入。它与CD4014有相似的结构，引脚配置也相同，见图2－81；表2－43是CD4021的真值表。由此表可见，如果要串行输入数据，则应在P/S为“0”时，在与时钟上升沿同步的条件下方能实现。如果要由P1～P8端并行输入数据，则只要使P/S端为“1”即可。其他种类的移位寄存器因限于篇幅略去不讲。移位寄存器的应用主要是串行、并行数据转换、码制变换、产生伪随机脉冲序列等。
图2－81 CD4021逻辑图
（4）并入/串入－并出/串出（左移、右移）移位寄存器
①CD40194是并入/串入、并出/串出（左移、右移）移位寄存器。它为四位双向通用寄，图中的M1、M0为工作方式控制端，它的四种取值决定了寄存器的逻辑功能：保持、右移、左移和并行输入，并行输出，各管脚图功能见图2－82，其真值表见表2－44。
表2－44 CD40194真值表
图2－82 CD40194管脚图
②同理，它也可以通过级联来扩大移位数。如8位右/左移寄存器（2XCD40194），见图2－83所示。
图2－83 两片CD40194组成的8位移位寄存器
③四位寄存器有多种型号，如74LS194，但都是大同小异，使用时请注意查阅资料运用小结：寄存器的种类很多，型号、封装也有所不同，且所使用的环境、电压也有所不同，使用时请注意查阅资料。
（八）常用模拟开关集成电路
开关在电路中起接通信号或断开信号的作用。继电器是适于处理幅度不超过其工作电压常见开关，当给继电器的驱动电路加高电平或低电平时，继电器就吸合或释放，其触点接通或断开电路。CMOS模拟开关是一种可控开关，它不像继电器那样可以用在大电流、高电压场合，只适于电流较小的模拟或数字信号。
（1）双四模拟开关CD4066
图2－84 CD4066管脚图
①CD4066是一块四双向模拟开关集成电路，内部封装了四个独立的模拟开关，其内部管脚分布如图2－84所示。
②模拟开关工作原理：A.内部独立的四个模拟开关，每个开关由三个管脚构成，每个模拟开关有输入、输出、控制三个端子，其中输入端和输出端可互换。B.当控制端加高电平时，开关导通；当控制端加低电平时开关截止。C.模拟开关导通时，导通电阻为几十欧姆；模拟开关截止时，呈现很高的阻抗，可以看成为开路。模拟开关可传输数字信号和模拟信号，可传输的模拟信号的上限频率为40MHz。各开关间的串扰很小，典型值为－50dB。
图2－85 CD4051管脚图
（2）8选1模拟开关CD4051
①CD4051是一块单八路模拟开关集成电路，其管脚分布如图2－85所示。
②管脚功能。A.A～C：地址码输入端。B.OUT0～OUT7：开关通道输出端。C.COMIN：公共输入端。D.INH：禁止端，当INH＝“1”时，所有的通道都禁止，INH＝“0”时，模拟开关正常工作。E.VEE：模拟信号地，VSS：数字信号地。
③模拟开关工作原理：A.CD4051相当于一个单刀八掷开关，开关接通哪一通道，由输入的3位地址码ABC来决定，例如若地址码为101时，转成十进制数为5，也就说也此时公共输入端与通道5相连。B.CD4051设有一个模拟信号电源端VEE，以作为电平位移时使用，从而使得通常在单组电源供电条件下工作的CMOS电路所提供的数字信号能直接控制这种多路开关，并使这种多路开关可传输峰值达15V的交流信号。例如，若模拟开关的供电电源VDD＝＋5V，VSS＝0V，当VEE＝－5V时，只要对此模拟开关施加0～5V的数字控制信号，就可控制幅度范围为－5V～＋5V的模拟信号。
④CD4502的真值表见表2－45。
表2－45 CD4502真值表
（3）双4选1模拟开关CD4502
图2－86 CD4052引脚排列图
①CD4502是一块双四路模拟开关集成电路，其管脚分布图如图2－86所示。
②管脚功能。A.A～C；地址码输入端。B.1OUT0～1OUT3、2OUT0～2OUT3：开关通道输出端。C.1COMIN、2COMIN：公共输入端。D.INH：禁止端，当INH＝“1”时，所有的通道都禁止，INH＝“0”时，模拟开关正常工作。E.VEE：模拟信号地，VSS：数字信号地。
③模拟开关工作原理：A.CD4052相当于一个双刀四掷开关，开关接通哪一通道，由输入的2位地址码AB来决定，例如若地址码为10时，转成十进制数为2，也就说也此时公共输入端与通道2相连。B.CD4052也设有一个模拟信号电源端VEE，原理与CD4051时一样，在此就不多做介绍。
④CD4052的真值表，见表2－46。
表2－46 CD4052真值表
（4）三2选1模拟开关CD4053
图2－87 CD4053引脚分布图
①CD4053是一块三组二路模拟开关集成电路，其管脚分布如图2－87所示。
②管脚功能。A.A～C；地址码输入端。B.1OUT0～1OUT1、2OUT0～2OUT1、3OUT0～3OUT1：开关通道输出端。C.1COMIN、2COMIN、3COMIN：公共输入端。D.INH：禁止端，当INH＝“1”时，所有的通道都禁止，INH＝“0”时，模拟开关正常工作。E.VEE：模拟信号地，VSS：数字信号地。
③模拟开关工作原理：A.CD4053内部有三组单刀双掷开关，开关具体接通哪一通道，由输入的3位地址码ABC来决定，具体详见其真值表。B.CD4053也设有一个模拟信号电源端VEE，原理也CD4051时一样的，在此就不多作介绍。
④CD4053的真值表见表格2－47所示。
表2－47 CD4053真值表
图2－88 CD4097引脚排布图
（5）双8选1模拟开关CD4097
①CD4097是一块双八路模拟开关集成电路，其管脚分布如图2－88所示。
②管脚功能。A.A～C：地址码输入端。B.1OUT0～1OUT7、2OUT0～2OUT7：开关通道输出端。C.1COMIN、2COMIN：公共输入端。D.INH：禁止端，当INH＝“1”时，所有的通道都禁止，INH＝“0”时，模拟开关正常工作。
③模拟开关工作原理：CD4097相当于一个二组单刀八掷开关，开关接通哪一通道，由输入的3位地址码ABC来决定，详见真值表。
④CD4097的真值表见表2－48所示。
表2－48 CD4097真值表
图2－89 CD4067引脚排布图
（6）16选1模拟开关CD4067
①CD4067相当于一个单刀十六掷开关，其管脚分布如图2－89所示。
②管脚功能。A.A～D：地址码输入端。B.OUT0～OUT15：开关通道输出端。C.COMIN：公共输入端。D.INH：禁止端，当INH＝“1”时，所有的通道都禁止，INH＝“0”时，模拟开关正常工作。
③模拟开关工作原理：CD4067相当于一个一个单刀十六掷开关，开关接通哪一通道，由输入的3位地址码ABCD来决定，详见真值表。
④CD4067的真值表见表2－49所示。
表2－49 CD4067真值表
（九）其他集成电路
1.驱动显示器（LM3914）（1）LM3914工作原理
图2－90 LM3914引脚图
LM3914是美国国家半导体公司生产的点线条图驱动器。它采用有DIP－18封闭如图2－90，电源电压范围是＋3～＋25V，内部框图如图2－91所示。其主要包括1.25V基准电压源E0，10个电压比较器，由10只1K电阻构成的分压器、缓冲器和模式选择放大器。5脚输入直流电压U1N经过缓冲器接至10个电压比较器的同相输入端。LM3914工作原理：将其第7脚与第6脚短接时，E0经过分压后获得参考电压U1到U10，电压值依次0.125V、0.25V、0.375V、1.25V，依次相差0.125V。电压比较器的输出端分别接发光二极管VL1～VL10的负极，当UIN＞U10时，10个电压比较器均输出低电平，发光二极管全亮；UIN＜U1时，电压比较器都输出高电平，发光二极管全灭。若U6＜UIN＜U7，则VL1～VL6发光，VL7～VL10熄灭。因此，被点亮的LED个数与UIN成正比，这就是LED条图显示器的工作原理。
图2－91 LM3914内部框图
（2）LM3914工作方式选择
①LM3914的第9脚为模式选择端：A.接U＋时选择条图显示模式；B.接11脚或开路时为单点显示模式，即该点以下和上部分的LED均处于消隐状态；
②LM3914级联：1片LM3914只能驱动10点（或10段）LED条图，将两片LM3914进行级联时，基准电压由高位LM3914来提供，低位LM3914所需基准电压由高位基准电压分压后得到。显然，按照静态方式驱动100段LED条图，就需要10片LM3914。若采用动态扫描方式，仅需一片LM3914即可。
③LM3914运用：A.音频指示器，由电路图2－92可知9脚直接与电源相连，所以它是条图显示模式。当音频信号输入时，发光二极管会随着信号的强弱点亮不同数的二极管。B.电压指示器，由电路图2－93可知，它是一个单点显示模式。当电压在2脚变化时，发光二极管点亮位置也相应地变化。C.20位指示电路，图2－94（a）是LM3914多位级联电路图，点、条图模式根据自己需要连接。D.点、条图可选模式，如图2－94（b）所示，当9脚与V＋相连接，为条图模式，断开为点显模式。
图2－92 音频指示器电路图
图2－93 电压指示器电路图
图2－94（a） LM3914多位级电路图
图2－94（b） LM3914点、条图模式
2.驱动电路（ULN2003）
ULN2000、ULN2800系列是美国TexasInstruments公司、美国Sprague公司开发的高压大电流达林顿晶体管阵列产品。ULN2000系列能够同时驱动7组高压大电流负载，ULN2800系列则能够同时驱动8组高压大电流负载。美国TexasInstruments公司、美国Sprague公司生产的ULN2003A由7组达林顿晶体管阵列和相应的电阻网络以及钳位二极管网络构成，具有同时驱动7组负载的能力，为单片双极型大功率高速集成电路。
ULN2003是高耐压、大电流、内部由七个硅NPN达林顿管组成的驱动芯片，每一对达林顿都串联一个2.7KΩ的基极电阻（如图2－95）。在5V的工作电压下，它能与TTL和CMOS电路直接相连；可以直接处理原先需要标准逻辑缓冲器来处理的数据；工作电压高，工作电流大，灌电流可达500mA，并且能够在关态时承受50V的电压，输出还可以在高负载电流并行运行；封装采用DIP－16（如图2－96）；具有电流增益高（大于1000）、带负载能力强（输出电流大于500mA）、温度范围宽（－40～85℃）、工作电压高（大于50V）等特点经常在显示驱动电路、继电器驱动电路、照明灯驱动电路，电磁阀驱动伺服电机、步进电机驱动电路中使用。
图2－95 ULN2003内部框图
图2－96 单组等效电路图
（1）ULN2003管脚符号
ULN2003管脚符号，见表2－50所示。
表2－50 ULN2003管脚功能符号
表2－51 ULN2003实际运用表
（2）ULN2003的实际运用
ULN2003的实际运用，见表2－51所示。ULN2000、ULN2800系列都是高压大电流达林顿晶体管阵列产品，所以在原理上和使用上都可以相互参考，但也要注意每个集成电路的参数极限。下面以ULN2003为例，由ULN2003的特性可知，它完全可以驱动负载不是很强的电器，并且电路连接非常简单。如图2－97、2－98所示。
图2－97 ULN2003A直接驱动小型步进电机
图2－98 ULN2003A直接驱动小继电器
注：本集成电路亦可以驱动显示电路，若用此来驱动8×8点阵，建议使用ULN2803，因为它有8组，而ULN2003只有7组；但原理和接法上是相同的。
3.环集成电路（CD4046）
（1）锁相环概念及组成
锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图2－99所示。
图2－99 锁相环组成示意图
压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Uφ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化。如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输入信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系。例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，例如集成电路CD4046就是通用的CMOS锁相环集成电路。
（2）锁相环集成电路CD4046
①特点：电源电压范围宽（为3V～18V），输入阻抗高（约100MΩ），动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
②CD4046的引脚排列图及管脚功能，见图2－100所示。
图2－100 CD4046引脚排列图
图2－101 CD404内部电原理框图
③CD4046内部电原理框图。图2－101是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输入端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号Uφ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），U输出为低电平。当Ui、Uo的相位差Δφ在0°～180°范围内变化时，Uφ的脉冲宽度亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图2－102所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，输出不一定是对称波形。对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输入信号之间保持0°相移。对相位比较器Ⅱ而言，当14脚的输入信号3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输入信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态，则1脚输出高电平。上述波形如图2－103所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。
图2－102 CD4046波形图I
图2－103 CD4046波形图II
④CD4046的RC型压控振荡器。CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。一般规定CD4046的最高频率为1.2MHz（VDD＝15V），若VDD＜15V，则fmax要降低一些。CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。
⑤综上所述，CD4046工作原理如下：输入信号Ui从14脚输入后，经放大器A1进行放大，整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压Uφ则反映出两者的相位差。Uφ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
⑥CD4046典型应用电路：A.CD4046组成的方波发生器，图2－104是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。振荡器的充、放电电容C1接在6脚与7脚之间，调节电阻R1阻值即可调整振荡器振荡频率，振荡方波信号从4脚输出。按图示数值，振荡频率变化范围在20Hz至2kHz。B.与加法计数器CD4518构成的100倍频电路，图2－105用CD4046与BCD加法计数器CD4518构成的100倍频电路。刚开机时，f2可能不等于f1，假定f2＜f1，此时相位比较器Ⅱ输Uo为高电平，经滤波后Ud逐渐升高使VC输出频率f2迅速上升，f2增大值至f2＝f1。如果此时Ui滞后Uo，则相位比较器Ⅱ输出Uφ为低电平。Uφ经滤波后得到的Ud信号开始下降，这就迫使VCO对f2进行微调，最后达到f2/N＝f1，并且f2与f1的相位差Δφ＝0°，进入锁定状态。如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定。
图2－104
图2－105
4.三端集成稳压器
在电源电路常常可以看到三端集成稳压器，它在电源电路中起着比较重要的作用。
（1）三端集成稳压器分类
①按电压的调整方式不同，可分为可调式和固定式两种。
②按输出的电压的极性不同，可以分为正电源与负电源两种。
③按引脚数目不同，可以三端式与多端式两种。
（2）三端集成稳压器命名含义
国产集成稳压器的命名前缀一般CW，而有时会在前缀的后面再加一个字母，其表示的意思与其最大输出电流有关。如在前缀后面加L，即CWL××，表示的是该集成稳压器最大的输出电流为100mA。如果是CWM××，表示的是该集成稳压器最大的输出电流为500mA，但如CW后面没加字母，该集成稳压器最大的输出电流为1.5A。
（3）三端固定式集成稳压器
①根据输出的电压的极性的不同，三端固定式集成稳压器可以分为正电压78××系列，负电压79××系列。
②根据固定输出正压（或负压）大小，三端集成稳压器产品的输出电压（绝对值）有5V、6V、9V、12V、15V、18V、24V共7种。如7805、78012、7906、7915，78××、79××系列的后面的××代表的是输出电压数。
③固定式集成稳压器的封装与引脚图。常见的78××、79××系列固定式集成稳压器的封装与引脚图，如图2－106、2－107所示。
图2－106 78XX三端正稳压电源
图2－107 79XX三端负稳压电源
（4）三端可调式集成稳压器
①根据输出的电压的极性的不同，三端式集成稳压器可以分为正电压和负电压两种。正电压三端可调式集成稳压器的典型国产产品为CW317、CW217、CW117等，而负电压三端可调式集成稳压器的典型国产产品为CW337、CW237、CW137等。
②正电压三端可调式集成稳压器的电压调节范围为1.2V～37V，而负电压三端可调式集成稳压器的电压调节范围为－1.2V～－37V。
③317、337可调式集成稳压器的封装与引脚图，如图2－108、2－109所示为。
图2－108 CW317封装及引脚图
图2－109 CW337封装及引脚图
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