【摘要】：用VHDL语言设计实现一个带控制端的8位二进制寄存器，当控制端为‘1’时，电路正常工作；否则输出端为高阻态。要求在QuartusⅡ平台上设计程序并仿真验证设计。
实验10 VHDL时序逻辑电路设计（三）
【实验目的】
（1）熟悉用VHDL语言设计时序逻辑电路的方法；
（2）熟悉寄存器和锁存器的设计方法；
（3）熟悉用QuartusⅡ文本输入法进行电路设计。
【实验所用仪器及元器件】
（1）计算机；
（2）直流稳压电源；
（3）数字系统与逻辑设计实验开发板。
【实验内容】
（1）用VHDL语言设计实现一个带控制端的8位二进制寄存器，当控制端为‘1’时，电路正常工作；否则输出端为高阻态。要求在QuartusⅡ平台上设计程序并仿真验证设计。
（2）用VHDL语言设计实现一个带控制端的8位二进制锁存器，当控制端为‘1’时，电路正常工作；否则输出端为高阻态。要求在QuartusⅡ平台上设计程序并仿真验证设计。
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