实际使用的触发器

前面讲到的RS、D、JK、T触发器等都是电平触发的触发器，即在CP高电平时，输入信号直接控制着触发器输出端的状态。只要CP为高电平，就允许触发器翻转，两个输入端如果不断地改变条件，使得触发器的翻转动作继续下去，这就造成了触发器的多次翻转现象，如例7 − 2 − 3所示。为了避免这种错误，实际使用的触发器是一种边沿触发的触发器，它的触发仅发生在相应时钟变换的边沿，而不是它的整个电平。这样的一个电路就称为边沿触发的触发器。如果它响应时钟的上升沿，则触发器称为正边沿触发，反之为负边沿触发。对于一个电平触发的触发器，输出的变化可能发生在整个时钟的高电平期间，而边沿触发器，输出的变化仅仅发生在时钟的上升沿或下降沿，而且一个时钟周期，触发器状态仅可能发生一次变化，称为一次翻转现象，这也大大提高了触发器的可靠性，如例7 − 2 − 4所示。几种常用的边沿触发器的逻辑符号如图7 − 2 − 17所示。

图7 − 2 − 17 几种常见的边沿触发器的逻辑符号

（a）上升沿触发的RS触发器；（b）上升沿触发的JK触发器；（c）上升沿触发的D触发器； （d）下降沿触发的RS触发器；（e）下降沿触发的JK触发器；（f）下降沿触发的D触发器

解：Q和Q的波形图如图7 − 2 − 18所示。

解：JK触发器的时序图如图7 − 2 − 19所示。

图7− 2− 18 例7− 2− 3电平触发的

JK触发器多次翻转现象

图7− 2− 19 例7− 2− 4边沿触发的

JK触发器的一次翻转现象

在有些时序电路中，触发器的同一个输入端有不止一个输入，如图7 − 2 − 20所示的触发器中，J输入端有2个输入，这种接到同一个输入端的两个输入是与运算关系。而如果K输入端悬空，这种触发器输入端悬空表明K=1。以后章节中遇到同样的情况不再赘述。

图7 − 2 − 20 JK触发器

触发器是构成时序电路的最基本逻辑单元，主要应用于以下五个方面：

（1）寄存器；

（2）计数器；

（3）分频器；

（4）时序脉冲发生器；

（5）控制器。

具体应用将在后续章节详细介绍。