【摘要】：在VHDL中，允许设计者采用不同的描述方式来进行VHDL源程序的编写。这个过程称为逻辑综合，是电子设计自动化的重要内容，也是衡量建模方式的主要标准。行为级描述方式是抽象程度最高的电路建模方式，源程序主要描述电路输出端口随输入变化而变化的规律，程序描述贴近人类的高级语言，不可综合。结构级描述方式是层次化设计思想的体现，是描述电路硬件连接结构的建模方式，源程序可否综合，依赖于被调用元件的可综合性。
2.2 VHDL描述方式
在VHDL中，允许设计者采用不同的描述方式来进行VHDL源程序的编写。三种常用的描述方式为：行为级描述方式、寄存器传输（RTL）级描述方式和结构级描述方式，如图2.8所示。这三种描述方式从不同角度对设计的行为和功能进行描述，在设计中有时候采用多种描述方式对设计进行描述。
图2.8 VHDL的三种建模方式
要理解这三种描述方式，必须先理解一个重要的概念——逻辑综合。
在TOP-DOWN设计流程中，EDA软件可以将源程序自动转换为描述底层逻辑门互连关系的门级网表，从而与最终的可编程器件或ASIC硬件实现相对应。这个过程称为逻辑综合，是电子设计自动化的重要内容，也是衡量建模方式的主要标准。
行为级（Behavior Level）描述方式是抽象程度最高的电路建模方式，源程序主要描述电路输出端口随输入变化而变化的规律，程序描述贴近人类的高级语言，不可综合。
寄存器传输级（RTL，Register Transfer Level）描述方式通过描述数据从输入到输出的运算处理暗示了电路的结构，可综合。
结构级（Structural Level）描述方式是层次化设计思想的体现，是描述电路硬件连接结构的建模方式，源程序可否综合，依赖于被调用元件的可综合性。
免责声明：以上内容源自网络，版权归原作者所有，如有侵犯您的原创版权请告知，我们将尽快删除相关内容。
