VHDL的应用及IP核

1.2.2　VHDL的应用及IP核

VHDL所描述的内容最终是要通过硬件实现的。传统的VHDL的应用方式是获得两种物理实现之一，即FPGA／CPLD或ASIC。但是，目前VHDL的应用具有一种新的形式，即由VHDL形成知识产权核或称IP核（Intellectual Property Core）。IP核逐渐以商品的形式出现在市场上，而且正以每年30%以上的速度增长，VHDL在这方面的应用愈来愈多。

比如，FPGA／CPLD厂商在FPGA／CPLD中预先嵌入IP核，如微控制器（MCU），数字信号处理器（DSP），典型模拟电路，模/数（A/D）转换器，数/模（D/A）转换器等，为FPGA／CPLD增加了功能。FPGA／CPLD正在向可编程片上系统（SoPC）方向发展。

ASIC则强调采用IP复用（IP Reuse）设计方法来缩短其面市时间，降低其投片试制风险。

上述两个方向的技术发展都与新兴的IP核技术有关。IP核可分为软核、固核、硬核三种。

软核（Soft IP Core）是指前面所说的EDA芯片设计的第二阶段，即寄存器级（RTL级）的设计结果，且经过了RTL级仿真验证。

固核（Firm IP Core）是指我们前面所说的EDA芯片设计的第四阶段的结果，即经过了FPGA实物验证的设计结果。

硬核（Hard IP Core）同样是所说的EDA芯片设计的第四阶段的结果，但特别针对经过了ASIC工艺验证的设计结果。

很显然，从FPGA的角度看固核最有价值。而从ASIC角度看则硬核最有价值，因为要将固核转化成硬核具有我们已提到过的投片风险。软核则由于它与工艺和器件均无关，具有高度的灵活性，从而具有其独特的价值。作为电路与系统或IC设计工程师和研究人员，必须具备读懂和研发软核、固核的能力。

软核通过仿真加以验证，固核则通过FPGA/CPLD加以硬件验证。在大规模集成电路（VLSI）设计过程中，常常在完成软件仿真以后，用FPGA/CPLD硬件测试作为ASIC硬件仿真手段或功能验证手段。这是因为FPGA/CPLD内部已经考虑了与ASIC内部相似的门级延时和连线延时。

在工程实践中，往往存在这样的情况，即在电子产品数量较少的初期阶段（一般是在产品数量小于1万只时），采用FPGA/CPLD，而当电子产品数超过10万只以后，则考虑将所使用的FPGA/CPLD转化成ASIC。从IP的角度看，就是将固核转化成硬核，简称为“固核硬化”。固核硬化仍然是存在一定的投片失败的风险的。这是因为FPGA/CPLD与ASIC内部的门级延时和连线延时只是相似，不是相等。固核硬化的设计，需要使用本书第十二章介绍的自动布局布线APR设计流程。

与上述“固核硬化”对应，在集成电路行业，还存在“硬核软化”的需要。这是因为：硬核必须通过“交换”或出售才能实现价值最大化。而在硬核“交换”过程中，为了保护硬核的知识产权，IP提供者往往将硬核以黑匣子形式提供给用户。同时将硬核软化，即采用硬件描述语言对硬核的功能进行行为级描述。通过使用该行为级描述，在保护黑匣子具体内容的同时，用户仍可进行IP的仿真。

从本节的介绍，不难看出FPGA/CPLD在EDA设计中具有重要作用。概括起来有以下几点：

1．VHDL程序通过FPGA/CPLD可以得到EDA设计的最终产品，在产品数量较小时快速占领市场。

2．VHDL程序通过FPGA/CPLD验证可以形成固核，具有一定的商品价值。

3．VHDL程序的FPGA/CPLD验证实验是一种ASIC设计的硬件仿真手段。