锁相环设计

11．4　锁相环设计

Quartus II中的锁相环宏模块也称为嵌入式锁相环，在Cyclone和Stratix等系列的FPGA中含有嵌入式锁相环。这种锁相环不但性能优越，同时可以根据需要设置分频或倍频的系数、相移和占空比等。要对这种嵌入式锁相环进行调用，同样要使用MegaWizard Plug－In Manager工具定制。进入如图11．4．1所示的对话框，在左侧栏选择“I／O”项下的“ALTPLL”选项，器件选择Cyclone II系列，输入锁相环文件存放的路径和文件名（文件名为pll1）。

图11．4．1　选择锁相环宏模块

点击“Next”按钮，弹出参数设置对话框，如图11．4．2所示，进行器件、参考时钟频率inclk0和工作模式的设置，这里器件选为Cyclone II。参考时钟频率选为100MHz，工作模式选为In Normal Mode。

图11．4．2　设置锁相环参数

点击“Next”按钮，弹出如图11．4．3所示的对话框，在此对话框中进行锁相环控制信号的选择，如使能控制pllena、异步复位areset等。点击“Next”按钮，弹出如图11．4．4所示的对话框，在此对话框中设置锁相环输入时钟。

点击“Next”按钮，进入其他参数设置界面，其中在如图11．4．5所示的对话框中，进行输出时钟信号的设置。首先选中“Use this clock”选项，表示选择了该输出时钟c0，然后在Clock multiplication factor的设置栏中输入倍频因子，这里输入1，时钟相移和占空比不变，保持默认数据。

图11．4．3　设置锁相环控制信号

图11．4．4　设置锁相环输入时钟

图11．4．5　设置锁相环输出时钟c0

在此后弹出的对话框中分别选用输出时钟端c1和c2，并将c1的分频因子设为5，占空比设为60，如图11．4．6所示。将c2的倍频设为2，占空比设为67，如图11．4．7所示，

按下回车键进行后续设置（见图11．4．8、图11．4．9）。

图11．4．6　设置锁相环输出时钟c1

图11．4．7　设置锁相环输出时钟c2

图11．4．8　仿真库信息

图11．4．9　锁相环信息概要

创建完成后生成的电路符号如图11．4．10所示。其中，inclk0为参考时钟，areset为复位信号，pllena为锁相环片选信号，c0、c1、c2为输出的时钟端口，locked是相位锁定输出。完成锁相环的顶层原理图，如图11．4．11所示。

图11．4．10　生成的PLL符号

图11．4．11　锁相环原理图

对创建的锁相环进行编译和仿真，得到的功能仿真波形如图11．4．12所示，其时序仿真波形如图11．4．13所示。观察波形可知，输出时钟端c0、c1和c2的频率分别是参考时钟频率的1倍、1／5倍和2倍。

图11．4．12　锁相环功能仿真波形

图11．4．13　锁相环时序仿真波形