设计的第三层次——逻辑综合,设计的第三层次是逻辑综合

11.1　概述

在第一章中我们已经介绍了TOP-DOWN设计的第三层次是逻辑综合。逻辑综合这一阶段是利用逻辑综合工具软件，将RTL方式描述的VHDL源程序转换成用基本逻辑元件表示的文件（门级网表）。这是一个把高层次的与工艺无关的描述转换成低层次的与特定工艺相关的描述。显然，综合要生成电路图必然需要构成电路图的元件库，元件库中包含倒相器、与非门、或非门等基本元件。而这些元件的几何尺寸、结构参数都是已经确定了的，是与工艺相关的，所以逻辑综合后的电路图或网表描述是与工艺相关的。

能够完成逻辑综合的EDA工具很多。在此，我们基于使用比较广泛的FPGA Express软件介绍综合流程。

如图11.1所示，VHDL综合分为以下五步：

图11.1　FPGA/CPLD设计流程图

·VHDL的RTL源程序输入

·逻辑综合并产生网表

·综合后电路的门级仿真，如果仿真不通过则需修改源程序

·布局布线，并进行整体的时序分析即后仿真，若后仿真不通过则需要重新布线

·产生FPGA目标文件，下载烧写FPGA，完成FPGA实现

以上五项除第一项由文本编辑器编辑外，其余四项均由FPGA Express 通过交互式完成。

在仿真模型中完全可以用VHDL来描述一项设计的时序特性，但在综合中，这些时序行为（如惯性或传输延时）的描述都会被VHDL综合器忽略，而此设计的实际时序行为仅依赖于目标器件的物理结构和映射方式。因此，若将设计模型从一个目标器件移植到另一个目标器件时，那些依赖于正确的延时特性才能正常工作的VHDL模型，将不可能得到期望的综合结果和时序仿真效果。

仿真模型可以描述一些无限制的条件（如无穷循环或无范围限制的整型数），硬件却不能提供这些条件。在某些情况下，如无穷循环或循环次数不确定的情况下，综合工具会产生错误并退出。在其他的情况下，如无范围的整数，VHDL综合器会假设一个默认的表示方式，如以32bit二进制数表示无范围的整数。尽管这是可综合的，但却无法生成所期望的电路。