智力抢答器的设计

9．3　智力抢答器的设计

在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等多种功能。

9．3．1　抢答器的设计要求

（1）设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。

（2）电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参加者按抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别。此时，电路具备自锁功能，使别组的抢答开关不起作用。

（3）设置计分电路。每组在开始时预置成100分，抢答后主持人计分，答对一次加10分。

（4）设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。

9．3．2　抢答器的设计方案

根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统始终信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB。系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LED A、LED B、LED C、LED D，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能，抢答计时功能，各组得分的累加和动态显示功能，抢答犯规记录功能。

9．3．3　抢答器各模块的设计与实现

根据以上分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB、抢答计时模块JSQ及抢答计分模块JFQ。对于需显示的信息，要增加或外接译码器进行显示译码。考虑到FPGA／CPLD的可用接口及一般EDA实验开发系统的输出显示资源的限制，这里将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。

1．抢答鉴别模块的设计与实现

各组的抢答输入信号A、B、C、D的排列组合在理论上应该有16种可能情况，但实际上由于芯片的反应速度快到一定程度时，两组以上同时抢答成功的可能性很小，所以设计时可只考虑A、B、C、D分别抢答成功的四种情况。其VHDL源程序如下。

抢答鉴别电路的仿真波形如图9．3．1所示。

图9．3．1　抢答鉴别电路的仿真波形

2．抢答计分模块的设计与实现

抢答计分电路的设计一般按一定数制进行加减即可，但随着计数数目的增加，要将计数数目分解成十进制并进行译码显示会变得较为复杂。为了避免该种情况，通常是将一个大的进制数分解为数个十进制以内的进制数，并将计数器级联。但随着数位的增加，电路的接口也会相应增加。因此，本设计采用IF语句从低往高判断是否有进位，以采取相应的操作，既减少了接口，又简化了设计。其VHDL源程序如下。

抢答计分电路的仿真波形如图9．3．2所示。

图9．3．2　抢答计分电路的仿真波形

3．抢答计时模块的设计与实现

本系统的计时器电路既有计时初始值的预置功能，又有减计数功能。其中，初始值的预置功能是将两位数分解成两个数分别进行预置。其VHDL源程序如下。

抢答计时电路的仿真波形如图9．3．3所示。

图9．3．3　抢答计时电路的仿真波形

4．译码显示模块的设计与实现

译码器的VHDL源程序如下。

5．智力抢答器的顶层文件

智力抢答器的系统组成框图如图9．3．4所示。

智力抢答器系统的工作原理：当主持人按下使能端EN时，抢答器开始工作，A、B、C、D四位抢答者谁最先抢答成功则此选手的台号灯（LED A～LED D）将被点亮，并且主持人前的组别显示数码管将显示出抢答成功者的台号；接下来主持人提问，若回答正确，主持人按加分按钮ADD，抢答计分模块将给对应组别加分，并将该组别的总分显示在对应的选手计分数码管JF2＿A～JF0＿A、JF2＿B～JF0＿B、JF2＿C～JF0＿C、JF2＿D～JF0＿D上。在此过程中，主持人可以采用计时手段，打开计时器使计时预置控制端LDN有效，输入限制时间，使计时使能端EN有效，开始计时。完成一轮抢答后，主持人清零，重新开始抢答。

图9．3．4　智力抢答器的系统组成框图