常用硬件描述语言

时间：2022-10-26 百科知识版权反馈

【摘要】：常用硬件描述语言有VHDL、Verilog HDL和ABEL等语言。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。完整的标准在Verilog HDL硬件描述语言参考手册中有详细描述。Verilog HDL的描述能力能够通过使用编程语言接口机制进一步扩展。

0．2　常用硬件描述语言

常用硬件描述语言有VHDL、Verilog HDL和ABEL等语言。VHDL起源于美国国防部的VHSIC，Verilog HDL起源于集成电路的设计，ABEL起源于可编程逻辑器件的设计。下面从使用方面将三者进行对比。

（1）逻辑描述层次。一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级三种。

（2）设计要求。用VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；用Verilog HDL和ABEL进行电子系统设计时需了解电路的结构细节，设计者需做大量的工作。

（3）综合过程。任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。

（4）对综合器的要求。VHDL描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较高；Verilog HDL和ABEL对综合器的性能要求较低。

（5）支持的EDA工具。支持VHDL和Verilog HDL的EDA工具很多，但支持ABEL的综合器仅仅Dataio一家。

（6）国际化程度。VHDL和Verilog HDL已成为IEEE标准；ABEL正朝国际化标准努力。

0．2．1　VHDL

1．VHDL的特点

VHDL的英文全名是very－high－speed integrated circuit hardware description language，出现于1982年。1987年底，VHDL被IEEE（the Institute of Electrical and Electronics Engineers）和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构、行为、功能和接口。

VHDL有以下特点。

（1）VHDL支持自顶向下的设计思想。

（2）VHDL具有比其他语言更强的行为描述能力。

（3）VHDL具有丰富的仿真语句和库函数，可对VHDL源代码进行早期功能仿真，有利于大系统的设计与验证。

（4）VHDL的硬件描述与具体的工艺技术和硬件结构无关。

（5）VHDL具有类属描述语句和子程序调用等功能。

（6）VHDL语言可读性强，易于修改和发现错误。

EDA是一门实践性很强的学科，要培养出具有竞争力的一流IC设计人才，动手能力是关键。只有通过理论学习，加上现场实验，才能在使用软件编程加硬件调试的过程中真正获得锻炼，增长技能。

2．VHDL程序设计约定

为了便于程序的阅读和调试，本书对VHDL程序设计作如下约定。

（1）语句结构描述中方括号“［］”内的内容为可选内容。

（2）对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的。

（3）程序中的注释使用双横线“--”开头。

（4）为了便于程序的阅读与调试，书写和输入程序时，使用层次缩进格式，同一层次的对齐，低层次的缩进两个字符。

（5）考虑到MAX＋PLUS II和Quartus II要求源程序文件的名字与实体名必须一致，因此为了VHDL源程序文件能适应各个EDA开发软件的使用要求，建议各个源程序文件的命名均与其实体名一致。

0．2．2　Verilog HDL

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门级和完整的电子数字系统级之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

Verilog HDL具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成，以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL提供了编程语言接口，通过该接口可以在模拟、验证期间设计外部访问，包括模拟的具体控制和运行。

Verilog HDL不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。这种语言从C语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL的核心子集非常易于学习和使用，这对于大多数建模应用来说已经足够了。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

1．Verilog HDL的历史

Verilog HDL最初是于1983年Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于该公司的模拟、仿真器产品的广泛使用，Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，Verilog HDL于1990年被推向公众领域。Open Verilog International（OVI）是促进Verilog HDL发展的国际性组织。1992年，OVI决定致力于推广Verilog HDL成为IEEE标准。这一努力最后获得成功，Verilog HDL于1995年成为IEEE标准，称为IEEE Std 1364－1995。完整的标准在Verilog HDL硬件描述语言参考手册中有详细描述。

2．Verilog HDL的主要能力

（1）用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。

（2）基本逻辑门，例如and、or和nand等都内置在语言中。

（3）开关级基本结构模型，例如pmos和nmos等也被内置在语言中。

（4）提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。

（5）可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式——使用过程化结构建模；数据流方式——使用连续赋值语句方式建模；结构化方式——使用门和模块实例语句描述建模。

（6）Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网数据类型表示构件间的物理连线，而寄存器数据类型表示抽象的数据存储元件。

（7）能够描述层次设计，可使用模块实例结构描述任何层次。

（8）设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。

（9）Verilog HDL不再是某些公司的专有语言，而是IEEE标准。

（10）人和机器都可阅读Verilog HDL，因此它可作为EDA的工具和设计者之间的交互语言。

（11）Verilog HDL的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog HDL模块内信息、允许设计者与模拟器交互的例程集合。